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자료유형
학술저널
저자정보
Tae-Hyung Yun (Kongju National University) Moonjung Kim (Kongju National University)
저널정보
대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.10 No.1
발행연도
2021.2
수록면
61 - 66 (6page)
DOI
10.5573/IEIESPC.2021.10.1.061

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As the operation speed of semiconductor products increases, a test technique is required to implement a high-speed operation at a low-cost. In this paper, memory socket boards are designed by applying a layer stackup reduction and a low-cost dielectric. In the layer stackup design, the two layers are reduced through arrangement of the power planes and a split design. A low-cost dielectric based on FR4 epoxy was applied in the board. Electrical performance changes on the board were analyzed and compared. Although the insertion loss of the DQ5 line on the board with layer stackup reduction showed almost no difference, the VDDQ-VSS impedance increased in some frequency bands. The timing aperture and power supply noise characteristics remained almost the same, which had no substantial effect on high-speed operation of the board. The insertion loss of the DQ5 line on the board with the low-cost dielectric showed a difference in the high-frequency band, but the VDDQ-VSS impedance improved. The timing aperture characteristics were lower, but the performance under power supply noise improved in the eye-diagram simulation.
#Memory socket board #Layer stackup #Dielectric #Signal routing #Signal integrity #Power integrity

목차

Abstract
1. Introduction
2. Design of Memory Socket Board
3. Electrical Performance Analysis of the Memory Socket Board
4. Conclusion
References

참고문헌 (12)

참고문헌 신청
E. Bogatin, “Signal and Power Integrity – Simplified,” Prentice Hall, pp. 39-40, pp. 63-66, 2018. google schola J. Fan, X. Ye, J. Kim, B. Archambeault, and A. Orlandi, “Signal Integrity Design for High-speed Digital Circuits: Progress and Directions,” IEEE Transactions on Electromagnetic Compatibility, Vol. 52, No. 2, pp. 392-400, 2010. Article (CrossRef Link) google schola K. S. Krishna and M. S. Bhat, “Impedance Matching for the Reduction of Via Induced Signal Reflection in On-chip High Speed Interconnect Lines,” in Proc. of IEEE international conference on Communication Control and Computing Technologies, pp. 120-125, 2010. Article (CrossRef Link) google schola J. Fan, A. Hardock, R. Rimolo-Donadio, S. Müller, Y. H. Kwark, and C. Schuster, “Efficient, Physics-based Via Modeling: Return Path, Impedance, and Stub Effect Control,” IEEE Electromagnetic Compatibility Magazine, Vol. 3, No. 1, pp. 76-84, 2014. Article (CrossRef Link) google schola S. C. Thierauf, “High-Speed Circuit Board Signal Integrity,” Artech House, pp. 199-202, 2017. google schola

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