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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2021.1
- 수록면
- 71 - 78 (8page)
- DOI
- 10.14801/jkiit.2021.19.1.71
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본 논문에서는 디지털 회로의 동작상에서 발생하는 전자파 간섭(Electromagnetic Interference, EMI)를 감소시키기 위해서 FPGA 내부 구조에서 회로 자원으로 제공되는 고속의 캐리체인 (Carry chain) 회로를 사용하여 다중 주파수 클럭(multi-frequency clocking, MFC)을 생성하는 전략을 제안하고 이에 대한 성능 평가로 전자파감쇄 평가를 진행하였다. 제안된 MFC 회로는 전용의 고속 캐리 체인을 사용하며 지연회로 (Delay line)내에 상이한 수의 캐리체인 모듈 (CARRY4)을 할당함으로써 클럭 주파수를 적응적으로 변경한다. 제안된 구조는 Spartan 6 FPGA 상에서 구현하였으며, 실험 결과 제안된 구조를 통해서 만들어진 31.4 MHz의 MFC 회로에서 최대 32개의 클럭 주파수를 사용하여 전자파 노이즈를 10.41 dB 감소시킬 수 있음을 확인하였다. 그러나 주파수의 수가 증가함에 따라 성능상의 오버헤드가 증가하며 이에 대한 고려와 분석이 필요하다.
목차
Abstract
요약
I. Introduction
II. Preliminaries
III. MFC Architecture
Ⅳ. Experimental Results
V. Tradeoff Analysis
Ⅵ. Conclusion
References
참고문헌 (12)
참고문헌 신청
M. Ramdani / 2009 / The electromagnetic compati-bility of integrated circuits : Past, present and future / IEEE Trans. Electromagn. Compat 51(1):78~100
오명훈 / 2014 / 비동기식 프로세서 설계 기법을 통한 저전압 동작 특성 분석과 전자기파 방사량 측정 분석 / 한국정보기술학회논문지 12(2):33~40
F. Fiori / 2012 / A new grounding scheme to reduce the electromagnetic emission of smart-power system-on-chips / IEEE Trans. Power Electron 27(1):224~234
H. Fujita / 2013 / Evaluation of PDN impedance and power supply noise for different on-chip decoupling structures / Proc. 9th Int. Workshop Electromagn. Compat. Integr. Circuits (EMC Compo) :142~146
M. Badaroglu / 2005 / Digital Ground Bounce Reduction by Supply Current Shaping and Clock Frequency Modulation / IEEE Trans. Computer Aided Design 24(1):65~76
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