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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2015.6
- 수록면
- 2,932 - 2,937 (6page)
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In this paper, the proposed sampling structure based on one-comparator sampling is presented, which can significantly reduce the system clock frequency from 100MHz to 25MHz, so as to reduce chip area. This method is verified by a synchronously-rectified buck converter with a switching frequency of 200kHz, and the digital controller takes as a control kernel the EP1C3T100 FPGA created by Altera Co., along with the VHDL language to program this controller.
목차
Abstract
I. INTRODUCTION
II. OVERALL SYSTEM BLOCK DIAGRAM
III. PROPOSED TWO-CHANNEL SAMPLING
IV. EXPERIMENTAL RESULTS
V. CONCLUSION
REFERENCES
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