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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2019.11
- 수록면
- 193 - 196 (4page)
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ESD protection circuits generally use a device using a snapback phenomenon. Snapback phenomenon is caused by negative resistance using avalanche breakdown, and refers to a phenomenon in which the voltage level drops to the holding voltage while being rapidly discharged from the trigger voltage. Typical devices using this are GGNMOS and SCR. Among them, SCR is a device in which the parasitic NPN BJT and PNP BJT, that is, two BJTs are interlocked, and discharge the ESD current rapidly. However, the holding voltage is about 1.5V, which can cause unwanted latch operation problems due to overshoot voltage or noise. In order to prevent this, research for structural improvement to increase the holding voltage is ongoing.
In this paper, we propose a stack structure of two different structures with a floating area to increase the holding voltage and compare them with LVTSCR using stack technology.
In this paper, we propose a stack structure of two different structures with a floating area to increase the holding voltage and compare them with LVTSCR using stack technology.
목차
Abstract
I. 서론
II. 본론
Ⅲ. 시뮬레이션
Ⅳ. 결론
참고문헌
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