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Phase interpolation is widely adopted in frequency synthesizers and clock-and-data recovery systems to produce an intermediate phase from two existing phases. The intermediate phase is typically generated by combining two input phases with different weights. Unfortunately, this results in non-uniform phase steps. Alternatively, the intermediate phase can be generated by successive approx- imation, where the interpolated phase at each approximation stage is obtained using the same weight for the two intermediate phases. As a proof of concept, this study presents a 2-GHz 8-bit successive approximation digital-to-phase converter that is designed using 65-nm CMOS technology. The converter receives an 8-phase clock signal as input, and the most significant bit (MSB) section selects four phases to create two sinusoidal waveforms using a harmonic rejection filter. The remaining least significant bit (LSB) section applies the successive approximation to generate the required intermediate phase. Monte-Carlo simulations show that the proposed converterexhibits 0.46-LSB integral nonlinearity and 0.31-LSB differential nonlinearity with a power consumption of 3.12 mW from a 1.2-V sup-ply voltage.
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R. B. Staszewski / 2005 / All digital PLL and transmitter for mobile phones / IEEE J. Solid-State Circuits 40(12):2469~2482
R. B. Staszewski / 2006 / 1. 3 V 20 ps time-to-digital converter for frequency synthesis in 90-nm CMOS / IEEE Trans. Circuits Syst. II Express Briefs 53(3):1579~1583
R. K. Nandwana / 2015 / A calibration-free fractional-N ring PLL using hybrid phase/current-mode phase interpolation method / IEEE J. Solid-State Circuits 50(4):882~895
M. -S. Chen / 2012 / A fully-integrated 40-Gb/s transceiver in 65-nm CMOS technology / IEEE J. Solid-State Circuits 47(3):627~640
P. K. Hanumolu / 2008 / A sub-picosecond resolution 0. 5-1. 5 GHz digital-to-phase converter / IEEE J. Solid-State Circuits 43(2):414~424
R. B. Staszewski / 2006 / 1. 3 V 20 ps time-to-digital converter for frequency synthesis in 90-nm CMOS / IEEE Trans. Circuits Syst. II Express Briefs 53(3):1579~1583
R. K. Nandwana / 2015 / A calibration-free fractional-N ring PLL using hybrid phase/current-mode phase interpolation method / IEEE J. Solid-State Circuits 50(4):882~895
M. -S. Chen / 2012 / A fully-integrated 40-Gb/s transceiver in 65-nm CMOS technology / IEEE J. Solid-State Circuits 47(3):627~640
P. K. Hanumolu / 2008 / A sub-picosecond resolution 0. 5-1. 5 GHz digital-to-phase converter / IEEE J. Solid-State Circuits 43(2):414~424
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