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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2019.9
- 수록면
- 19 - 25 (7page)
- DOI
- 10.5573/ieie.2019.56.9.19
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이 논문에서는 높은 전력 효율과 charge balancing을 위해 chopped 펄스 파형을 이용하는 신경 자극기 집적 회로(IC)를 제시한다. 제안된 IC는 0.18-μm 표준 CMOS 공정을 사용하여 설계되었으며, 전기 자극 회로와 charge balancing 회로로 구성된다. Transistor stacking 및 Dynamic gate biasing 설계 기술이 고전압 스트레스로부터 전류 출력 드라이버와 charge balancing 회로를 보호하기 위해 사용되었다. 제안된 시스템은 상황에 따라 두 가지 자극 파형을 선택할 수 있도록 하여 유연성을 가지며 비교기와 D-Latch로 구성된 매우 간단한 디지털 논리 회로를 통해 안전한 charge balancing을 수행하여 전극의 잔류 전위 축적을 방지한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 전극-전해질 계면
Ⅲ. 자극 파형
Ⅳ. 신경 전기 자극기
V. Post-Layout 시뮬레이션 결과
Ⅵ. 결론
REFERENCES
참고문헌 (14)
참고문헌 신청
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R. Ranjandish / 2018 / An active charge balancing method based on chopped anodic pulse / 2018 14th Conference on Ph.D. Research in Microelectronics and Electronics :261~264
R. R. Harrison / 2003 / A low-power low-noise CMOS amplifier for neural recording applications / IEEE Journal of Solid-State Circuits 38(6):958~965
알피안 압디 / 2015 / A High-Voltage Compliant Neural Stimulation IC for Implant Devices Using Standard CMOS Process / 전자공학회논문지 52(5):58~65
A. Banuaji / 2014 / A 15-V bidirectional ultrasound interface analog front-end IC for medical imaging using standard CMOS technology / IEEE Trans. on Circuits and Systems II: Express Briefs 61(8):604~608
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알피안 압디 / 2015 / A High-Voltage Compliant Neural Stimulation IC for Implant Devices Using Standard CMOS Process / 전자공학회논문지 52(5):58~65
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