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학술저널
저자정보
Jong-Moon Choi (Sungkyunkwan University) Hyun-Suk Kang (Samsung Electronics) Kee-Won Kwon (Sungkyunkwan University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.18 No.6
발행연도
2018.12
수록면
704 - 713 (10page)
DOI
10.5573/JSTS.2018.18.6.704

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We present a self-timed read termination (STRT) to improve read disturbance and reduce power consumption in a large cross-point ReRAM array. Due to the variability of ReRAM cells, a read current is forced to flow through the filament of memory cells for a time after the read decision is made, resulting in unnecessary power consumption and read disturbance. The STRT helps decrease the total read-stress time by approximately 75 % in fully integrated 16-kb cross-point ReRAM arrays. Moreover, the power consumption is decreased by 72.8 % throughout the all LRS 1-Mb ReRAM array when measured in fabricated 16-kb cross-point ReRAM using 350-nm CMOS technology.
#ReRAM #read disturbance #sneak-current #self-timed #termination

목차

Abstract
I. INTRODUCTION
II. RERAM CHARACTERISTICS
III. CONVENTIONAL READ CIRCUIT IN THE RERAM ARRAY
IV. PROPOSED SELF-TIMED READ TERMINATION (STRT)
V. SIMULATION AND MEASUREMENT RESULTS
VI. CONCLUSION
REFERENCES

참고문헌 (16)

참고문헌 신청
T. Cho, Y. Lee, E. Kim, J.Lee, S. Choi, S. Lee, D. Kim, W. Han, Y. Lim, J. Lee, J. Choi, and K. Suh, A dual-mode NAND flash memory: 1-Gb Multi level and high-performance 512-Mb single-level modes, IEEE Journal of Solid-State Circuits, vol. 36, no. 11, pp. 1700-1706, 2001. Y. S. Kim, D. J. Lee, C. K. Lee, H. K. Choi, S. S. Kim, J. H. Song, D. H. Song, J.-H. Choi, K.-D. Suh, and C. Chung, New scaling limitation of the floating gate cell in NAND Flash memory, in Proc. International Reliability Physics Symposium (IRPS), May, 2010, pp. 599?603. A.Flocke et al., Fundamental Analysis of Resistive Nano-Crossbars for the Use in Hybrid Nano/CMOS-Memory, presented at European Solid-State Circuits Conference (ESSCIRC), pp. 328-331, 2007. A. Chen, Analysis of Partial Bias Schemes for the Writing of crossbar Memory Arrays, in IEEE Transactions on Electron Devices, Vol. 64, pp. 2845-2849, 2015. A. Chen, Nonlinearity and Asymmetry for Device Seletion in Cross-Bar Memory Arrays, in IEEE Transactions on Electron Devices, Vol. 62, pp. 2857-2864, 2015.

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