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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2018.6
- 수록면
- 238 - 241 (4page)
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This brief presents a 10-bit 40-MS/s pipelined SAR ADC which employes a merged capacitor switching(MCS) scheme with top-plate sampling. A MCS scheme in the first MDAC of a pipelined SAR ADC, a reference-voltage reduction can occur which results in mismatch of reference voltage between adjacent stages. In order to compensate for the reference mismatch due to MCS scheme, a feedback capacitor of a residue amplifier is implemented as tunable. Also, this work proposes a modified class-AB telescopic op amp which facilitates power consumption reduction. A 10-bit 40-MS/s pipelined ADC is designed using a 0.18-μm CMOS process. In simulation, a step error between each segment in overall analog-to-digital transfer curve is corrected by controlling feedback capacitance, and the designed ADC dissipates a power consumption of 1.8 mW.
목차
Abstract
I. 서론
II. 본론
III.시뮬레이션 결과
IV. 결론 및 향후 연구 방향
참고문헌
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