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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2017.11
- 수록면
- 713 - 716 (4page)
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Normally, standard cell design is divided into two main subtasks. One is Front-End of the Line (FEOL) layout generation for transistor placement and the other is Back-End of the Line (BEOL) layout generation for internal net routing. During the design process, placement of transistors is very important since the quality of internal routing is closely affected by the placement result. However, in the previous works on automatic standard cell generation, there was no in-depth consideration of transistor placement optimization. In this respect, this work proposes a new approach of Euler trail based transistor placement methodology to enhance the quality of automatic standard cell generation. In addition, we attempt a further enhancement by devising a method of redundant source/drain contact removal to reserve extra space for internal routing of standard cells. Though experiments, we confirm that our work is able to not only reduce the amount of metal resources used but also shorten the time for layout generation of 18 representative standard cell netlists due the reduced routing complexity.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험 환경 설정 및 결과
Ⅳ. 결론
참고문헌
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