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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2005.12
- 수록면
- 161 - 169 (9page)
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본 연구에서는 보다 낮은 트리거 전압을 갖는 새로운 구조의 LVTSCR과 Triple-well SCR ESD 보호회로를 제안 및 설계하여 나노급 회로에 적용하고자 하였다. 제안된 LVTSCR은 약 9V, 약 7mA의 트리거 전압과 전류 및 약 7mA의 홀딩전압 특성을 가지며, 0.8KV(150mA/um) 정도의 ESD 감내 특성을 나타낸다. 한편 Triple-well SCR은 6V, 40mA의 트리거 전압을 가지며, substrate 및 gate 바이어스에 의해 트리거 전압이 4-5.5V 까지 감소하였다.
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[학술지(정기간행물)] - K. Bock,et. al / 1999. / Infuence of Gate Length on ESD Performance for Deep Submicron CMOS Technology : 95 ~ 104
[학술지(정기간행물)] - R.G. Wagner,J. Soden / 1993. / Extend and Cost of EOS/ ESD Damage in an IC Manufacturing Process : 49 ~ 55
[학술지(정기간행물)] - M.D.Ker / 1995. / C91omplementary-LVTSCR ESD protection scheme for submicron CMOS ICs
[학술지(정기간행물)] - R.G. Wagner,J. Soden / 1993. / Extend and Cost of EOS/ ESD Damage in an IC Manufacturing Process : 49 ~ 55
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