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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2016.8
- 수록면
- 419 - 427 (9page)
이용수
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본 논문에서는 저면적 64bit MTP IP를 설계하였다. 저면적 설계기술로는 MTP cell의 inhibit voltage를 기존의 VPP/3과 VNN/3 전압 대신 모두 0V를 사용하므로 VPPL(=VPP/3) regulator 회로와 VNNL(VNN/3) charge pump 회로를 제거하였다. 그리고 external pad를 이용하여 VPP program voltage를 forcing하므로 VPP charge pump 회로를 제거하였다. 또한 VNN charge pump는 VPP 전압을 이용하여 1-stage negative charge pump 회로로 pumping해서 -VPP의 전압을 공급하도록 설계를 하였다. 설계된 64bit MTP IP size는 377.585㎛ × 328.265㎛=0.124mm2)이며, DC-DC converter관련 layout size는 기존의 회로 대비 76.4%를 줄였다.
목차
요약
Abstract
1. 서론
2. 회로설계
3. 모의실험 결과
4. 결론
REFERENCES
참고문헌 (5)
참고문헌 신청
[단행본] - Hwang-Soo Chun / 2009 / Market Outlook and Domestic and Global Development Trend for Power Semiconductor / IITA Weekly Technology Trends
[학술지(정기간행물)] - Yining Yu / 2012 / Design of 256 bit Single-Poly MTP Memory Based on BCD Process / J. Cent. South Univ. Technol 19 (12) : 3460 ~ 3467
[학술지(정기간행물)] - F. Torricelli / 2013 / Half-MOS Based Single-Poly EEPROM Cell with Program and Erase Bit Granularity / IEEE Electron Device Letters 34 (12)
[학술대회논문] - Roizin, Yakov / 2009 / High Density MTP Logic NVM for Power Management Applications / IEEE International Memory Workshop 2009 ( ) : 1 ~ 2
[학술지(정기간행물)] - 김윤규 / 2015 / Design of Multi-time Programmable Memory for PMICs / ETRI Journal 37 (6) : 1188 ~ 1198
[학술지(정기간행물)] - Yining Yu / 2012 / Design of 256 bit Single-Poly MTP Memory Based on BCD Process / J. Cent. South Univ. Technol 19 (12) : 3460 ~ 3467
[학술지(정기간행물)] - F. Torricelli / 2013 / Half-MOS Based Single-Poly EEPROM Cell with Program and Erase Bit Granularity / IEEE Electron Device Letters 34 (12)
[학술대회논문] - Roizin, Yakov / 2009 / High Density MTP Logic NVM for Power Management Applications / IEEE International Memory Workshop 2009 ( ) : 1 ~ 2
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