PMIC용 저면적 MTP IP설계 :Design of small-area MTP IP for PMIC

최대용

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자료유형: 학위논문

저자정보: 최대용 (창원대학교, 창원대학교 대학원)

지도교수: 김영희

발행연도: 2016

저작권: 창원대학교 논문은 저작권에 의해 보호받습니다.

이용수4

이 논문의 연구 히스토리 (2)

2016

PMIC용 저면적 64비트 MTP IP 설계

최대용 , 김일준 , 하판봉 외 1명 한국정보전자통신기술학회 논문지 2016.08 학술저널

PMIC용 저면적 MTP IP설계

최대용 메카트로닉스공학부 2016.01 학위논문

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일반적으로 PMIC는 휴대폰, 노트북 PC, TV와 모니터 등의 정보기기에서 외부입력전원을 받아서 시스템에서 필요한 안정적이고 효율적인 전원으로 변환하고 공급하는 칩이다. 그리고 NVM 메모리 용량을 수 십 Kb이하의 PMIC 칩에서 cell unit size가 수 십 ㎛2 정도로 single-poly EEPROM중에 MTP(Muti-Time Programmable) 셀이 많이 사용되고 있으며, BCD 공정에서 대부분 한 개의 마스크가 추가된다. 추가 mask 수가 많은 경우 제조비용이 높아진다. 그래서 Memory 용량이 작은 경우는 추가 mask 수가 적은 셀이 이용하면 가격 경쟁력이 있다.
본 논문에서는 저면적 64bit MTP IP를 설계하였다. 저면적 설계기술로는 MTP cell의 inhibit voltage를 기존의 VPP/3전압 대신 0V를 사용하므로 VPPL(=VPP/3) regulator 회로를 제거하였다. 그리고 VPP program voltage를 내부적으로 pumping하는 대신 원래 PMIC chip에서 사용하는 pad를 이용하여 6.75V로 forcing하므로 VPP charge pump 회로를 제거하였다. 또한 VNN charge pump는 high voltage로 공급되는 VPP 전압을 이용하여 negative feedback없이 1-stage negative charge pump 회로로 pumping해서 -VPP의 전압을 공급하므로 기존의 negative charge 회로보다 저면적으로 설계를 하였다. 또한 VPP, VPPL에 사용된 charge reservoir capacitor를 제거하였으며, VNN의 charge reservoir capacitance는 줄였다. 그리고 MTP cell array는 1행 × 64열이 설계하여 선택되지 않은 cell의 erase disturbance 영향을 받지 않기 위해 byte erase 대신 page erase mode를 채택하였다. 그리고 Program mode시 선택되지 않은 cell의 VT 전압 크게 영향을 받지 않기 위해 cell array에 Byte 단위로 수행하였다. 그리고 Read mode시 BL 전압은 read disturbance를 방지하기 위해 1.5V 이하를 유지해야하는데 read voltage인 VRD가 1.5V이므로 read disturbance에는 문제가 없어진다. 매그나칩반도체 0.18㎛ BCD 공정 기반에서 설계된 64bit MTP IP size는 377.585㎛ × 328.265㎛(=0.124mm2)이다. DC-DC Converter는 기준에 size보다 제안된 size가 76.4%면적이 줄였다. 저면적 설계된 전체 IP에 기준 대비 면적 감소율은 38%이다.

PMIC (power management IC) receives input power from an information device, such as a mobile phone, a laptop computer, a TV, or a monitor, and converts and supplies a stable, effective level of power to the host system. Also, PMIC requires a NVM memory having bit cell whose size is greater than several tens square microns. In addition, just one or two extra mask layers are needed to the BCD process. The more extra mask layers, the more increased cost. Thus, small density memory with a few extra mask layers is cost-effective.
In this dissertation, a small-area MTP IP for PMIC is designed. As small-area design technology, a VPPL (=VPP/3) regulator circuit is removed by using 0V instead of VPPL (=VPP/3) as the inhibit voltage of an MTP memory cell. Also, a VPP charge pump is removed since the VPP program voltage is supplied by using the existing pad in the PMIC chip instead of pumping that voltage internally. In addition, the VNN charge pump can be designed with smaller area than the conventional counterpart by supplying ?VPP with a 1-stage negative charge pump circuit by just using high voltage VPP without negative feedback. Furthermore, charge reservoir capacitors used by VPP and VPPL charge pumps are removed and the area of reservoir capacitor of VNN charge pump is reduced. In order to be free from erase disturbance at the non-selected cell, a page mode is used instead of byte erase which was designed for one row × 64 columns MTP cell array. Also, reading is done byte by byte in order for the threshold voltage of non-selected cell in the program mode not to have greater impact. Furthermore, the BL voltage should be lower than 1.5V to avoid read disturbance in the read mode. Thus, the read disturbance problem is eliminated by using the VRD, a read voltage, which is lower than 1.5V. The layout area of the 64bit MTP IP for PMIC designed with Magnachip’s 0.18㎛ BCD process is 377.585㎛ × 328.265㎛ (=0.124mm2). The size of the proposed DC-DC converter has 76.4% smaller area than the conventional circuit. And IP size is 38% smaller than the conventional IP.

#MTP Cell #PMIC #Multi-Time programmable

한글 요약문 i
목 차 iii
그림 목차 v
표 목차 ix
기 호 xi
약 어 xii
제 1 장 서 론 1
제 2 장 MTP 셀 기술 동향 4
제 3 장 PMIC용 64-bit MTP IP 설계 12
3.1 MTP 셀 기술 12
3.2 MTP IP specifications 20
3.3 DC-DC 변환기 설계 32
3.4 코어 회로 설계 38
제 4 장 모의실험 결과 44
제 5 장 결 론 51
참고문헌 53
Abstract 55

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