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논문 기본 정보
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- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.2
- 발행연도
- 2016.4
- 수록면
- 185 - 190 (6page)
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A 70-Å nanowire field-effect transistor (FET) for sub-10-nm CMOS technology is designed and simulated in order to investigate the impact of an oxide trap on random telegraph noise (RTN) in the device. It is observed that the drain current fluctuation (ΔI<SUB>D</SUB>/I<SUB>D</SUB>) increases up to a maximum of 78 % due to the single electron trapping. In addition, the effect of various trap positions on the RTN in the nanowire FET is thoroughly analyzed at various drain and gate voltages. As the drain voltage increases, the peak point for the ΔI<SUB>D</SUB>/I<SUB>D</SUB> shifts toward the source side. The distortion in the electron carrier density and the conduction band energy when the trap is filled with an electron at various positions in the device supports these results.
목차
Abstract
I. INTRODUCTION
II. NANOWIRE FET DESIGN AND SIMULATION APPROACH
III. RESULTS AND DISCUSSION
IV. CONCLUSIONS
REFERENCES
참고문헌 (13)
참고문헌 신청
D. Hisamoto, W.-C. Lee, J. Kedzierski, H. Takeuchi, K. Asano, C. Kuo, E. Anderson, T.-J. King, J. Bokor, and C. Hu, “FinFET—A selfaligned double-date MOSFET scalable to 20 nm,” IEEE Trans. Electron Devices, vol. 47, no. 12, pp. 2320–2325, Dec. 2002.
X. Huang, W. C. Lee, C. Kuo, D. Hisamoto, L. Chang, J. Kedzierski, H. Takeuchi, Y. K. Choi, K. Asano, V. Subramanian, T.-J. King, J. Bokor, and C. Hu, “Sub-50 nm P-channel FinFET,” IEEE Trans. Electron Devices, vol. 48, no. 5, pp. 880– 886, May 2001.
B. Nikolić, C. Shin, M. Cho, X. Sun, T. King and B. Nguyen, “SRAM Design in Fully-Depleted SOI Technology,” in SOI conference, pp. 1707–1710, Oct. 2009.
C. Shin, M. Cho, Y. Tsukamoto, B. Nguyen, C. Mazuré, B. Nikoli´c, and T. King “Performance and Area Scaling Benefits of FD-SOI Technology for 6-T SRAM Cells at the 22-nm Node,” IEEE Trans. Electron Devices., vol. 57, no. 6, pp. 1301– 1309, Jun. 2010.
X. Duan, C. Niu, V. Sahi, J. Chen, J. W. Parce, S. Empedocles, and J. L. Goldman, “High-performance thin-film transistors using semiconductor nanowires and nanoribbons,” Nature, vol. 425, no. 6955, pp. 274–278, Sep. 2003.
X. Huang, W. C. Lee, C. Kuo, D. Hisamoto, L. Chang, J. Kedzierski, H. Takeuchi, Y. K. Choi, K. Asano, V. Subramanian, T.-J. King, J. Bokor, and C. Hu, “Sub-50 nm P-channel FinFET,” IEEE Trans. Electron Devices, vol. 48, no. 5, pp. 880– 886, May 2001.
B. Nikolić, C. Shin, M. Cho, X. Sun, T. King and B. Nguyen, “SRAM Design in Fully-Depleted SOI Technology,” in SOI conference, pp. 1707–1710, Oct. 2009.
C. Shin, M. Cho, Y. Tsukamoto, B. Nguyen, C. Mazuré, B. Nikoli´c, and T. King “Performance and Area Scaling Benefits of FD-SOI Technology for 6-T SRAM Cells at the 22-nm Node,” IEEE Trans. Electron Devices., vol. 57, no. 6, pp. 1301– 1309, Jun. 2010.
X. Duan, C. Niu, V. Sahi, J. Chen, J. W. Parce, S. Empedocles, and J. L. Goldman, “High-performance thin-film transistors using semiconductor nanowires and nanoribbons,” Nature, vol. 425, no. 6955, pp. 274–278, Sep. 2003.
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