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논문 기본 정보

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저널정보
한국컴퓨터정보학회 한국컴퓨터정보학회논문지 한국컴퓨터정보학회 논문지 제8권 제4호
발행연도
2003.12
수록면
111 - 116 (6page)

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이 논문의 연구 히스토리 (2)

2003

저전력 레지스터 전송 단계 설계를 위한 최적 클럭 주기 선택 알고리듬
최지영 ,  김희석 한국컴퓨터정보학회논문지 2003.12 학술저널
저전력 RTL 설계를 위한 최적 클럭 주기 선택 알고리듬에 관한 연구
최지영 ,  변상준 ,  김희석 대한전자공학회 학술대회 2003.07 학술대회자료

초록· 키워드

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본 논문은 저전력 레지스터 전송 단계 설계를 위한 최적 클럭 주기 선택 알고리듬을 제안한다. 제안한 알고리듬은 전력 소비를 최소화하기 위하여 시스템의 성능을 향상시킨 후에 공급 전압을 줄임으로써 처리율을 유지하는 방법을 사용한다. 본 논문은 구조의 변환 중에서 파이프라인을 이용한 저 전력을 선택한다. 또한 제안한 알고리듬은 자원 공유를 최대화하기 위해 클럭 주기 선택이 중요하다. 본 알고리듬은 최적 클럭 주기 선택 알고리듬을 수행한다. 실험결과에서는 상위 레벨 벤치마크 상에서 AR 필터와 HAL 필터는 동일한 결과를 얻을 수 있고 EL 필터인 경우 2파이프 단계에서는 10.5%, 3 파이프 단계에서는 무려33.4% 클럭 주기 감소를 얻을 수 있다.

목차

요약

Abstract

I. 서론

II. 저전력 레지스터 전송 단계 설게를 위한 최적 클럭 주기 선택 알고리듬

III. 실험 결과

IV. 결론

참고문헌

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