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논문 기본 정보

자료유형
학술저널
저자정보
이호용 (인하대학교) 윤광섭 (인하대학교)
저널정보
한국과학기술원 정보전자연구소 IDEC Journal of Integrated Circuits and Systems IDEC Journal of Integrated Circuits and Systems Vol.5 No.1
발행연도
2019.1
수록면
1 - 6 (6page)

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In this paper, we designed an A/D converter that can be applied to a system that enables interface between human body and device such as touchpad. As devices become more sophisticated, higher operating speeds are required. Portable devices have been developed to minimize power consumption and miniaturize devices. The upper 5 bits are determined by digital code using a reference voltage variable comparator. The reference voltage variable comparator changes the offset by connecting the current path to the input pair, and the reference voltage is sequentially shifted according to the digital code of the upper 5 bits. The lower 5 bits change the reference voltage by the switching of the capacitor D/A converter to determine the digital code. This technique reduces the capacitance of the capacitor D/A converter, reduces dynamic power consumption, and reduces chip area. The clock double circuit reduces the period of the external clock by 2 times and increases the operation speed by 2 bits per step. The designed 10 - bit SAR A/D converter was fabricated with Magna chip 0.18μm CMOS 1Poly 6Metal process. Simulation results showed 56 power consumption and 9.5 bit ENOB at maximum sampling frequency of 10MHz for 1.8V supply voltage and 1 kHz sinusoidal input. The proposed SAR A/D converter with 7.73fJ/step FoM is expected to be applied to low power systems.
#A/D converter #Clock double #Offset voltage #Reference voltage variable comparator

목차

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참고문헌 (9)

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Kentaro Yoshioka / 2015 / An 8 bit 0.3–0.8 V 0.2–40 MS/s 2-bit/Step SAR ADC with Successively Activated Threshold Configuring Comparators in 40 nm CMOS / IEEE Transactions on VLSI Systems 23(2):356~368 google schola Zhiheng Cao / 2009 / A 32 mW 1. 25 GS/s 6b 2b/Step SAR ADC in 0. 13 um CMOS / IEEE Journal of Solid-State Circuits 44(3):862~873 google schola Pierluigi Nuzzo / 2012 / A 6-Bit 50-MS/s Threshold Configuring SAR ADC in 90-nm Digital CMOS / IEEE Transactions on Circuits and Systems I : Regular Papers 59(1):80~92 google schola Hyeok-Ki Hong / 2015 / A Decision-Error-Tolerant 45 nm CMOS 7b 1 GS/s Nonbinary 2b/Cycle SAR ADC / IEEE Journal of Solid-State Circuits 50(2):543~555 google schola Hualing Wu / 2013 / A novel 10bit 90MS/s 2b/cycle SAR ADC / 2013 International Conference on ATC :521~524 google schola

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