ENMODL을 이용한 32 비트 CLA 설계

김강철 ,  이효상 ,  송근호 외 2명

한국정보통신학회논문지

1999 .12

인공위성의 CLA 모델

황도순 ,  김진철 ,  이주훈 외 2명

한국항공우주학회 학술발표회 초록집

1997 .11

인공위성의 CLA 모델 및 평가

황도순

한국항공우주학회지

1998 .11

고속 4-2 압축기 구조의 설계

김승완 ,  윤희용

한국컴퓨터정보학회 학술발표논문집

2014 .01

CLA 를 이용한 자기부상 제어 시스템 개선

황만하이 ,  황킴덕 ,  안형준

한국소음진동공학회 학술대회논문집

2017 .04

다중 피연산자 십진 CSA와 개선된 십진 CLA를 이용한 부분곱 누산기 설계

이양 ,  박태신 ,  김강희 외 1명

전자공학회논문지

2016 .11

저전력 설계를 위한 면적 절약형 곱셈기 구조에 관한 연구 ( A Hardware Reduced Multiplier for Low Power Design )

이광현 ,  임종석

대한전자공학회 학술대회

1998 .11

저전력 설계를 위한 면적 절약형 곱셈기 구조에 관한 연구

이광현 ,  임종석

대한전자공학회 학술대회

1998 .11

새로운 4-2 Compressor와 P Channel OR회로를 이용한 54X54-b 곱셈기의 설계 ( The Design of 54X54-b Multiplier using the New Type 4-2 Compressor and P channel OR Circuit )

김창일 ,  신윤권 ,  조상복

대한전자공학회 학술대회

1997 .11

새로운 4-2 compressor와 P channel OR회로를 이용한 54×54-b 곱셈기의 설계

김창일 ,  신윤권 ,  조상복

대한전자공학회 학술대회

1997 .11

CMOS-Domino Logic Array ( CLA )

박종로 ,  조상복 ,  임인칠

대한전자공학회 학술대회

1985 .01

입력 데이터 분할을 이용한 저전력 부스 곱셈기 설계

박종수 ,  김진상 ,  조원경

한국통신학회논문지

2005 .11

Design of High speed 16x16 Multiplier Using by Multi Input Compressor

Hun-yong Lim ,  Jin-ku Kang

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2004 .07

고속 4 : 2 컴프레서를 사용한 16 x 16 비트 병렬곱셈기 구조 ( A 16 x 16 bit Parallel Multiplier Architecture using High Speed 4 : 2 Compressor )

진용선 ,  정정화

한국통신학회논문지

2000 .06

CLA를 이용한 급속 조형 시스템 개발에 관한 연구

이덕규 ,  이석순

한국정밀공학회 학술발표대회 논문집

1999 .05

부분곱 압축단을 줄인 32×32 비트 곱셈기

홍상민 ,  김병민 ,  정인호 외 1명

전자공학회논문지-SD

2003 .06

System-On-Panel을 위한 다치 논리 곱셈기 설계

홍문표 ,  정주영

전자공학회논문지-SD

2007 .02

인접블록의 움직임벡터를 이용한 고속 움직임추정 방식

소현호 ,  김진상 ,  조원경 외 2명

한국통신학회논문지

2005 .12

저전압 / 고속 8-bit 곱셈기의 설계

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .12

저전압 / 고속 8-bit 곱셈기의 설계 ( A Design of High Speed 8-bit Multiplier for Low Voltage Application )

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .11