지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 1996.11
- 수록면
- 62 - 65 (4page)
이용수
이 논문의 연구 히스토리 (7)
1998
GaAlAs / GaAs HBT를 이용한 10Gb/s 판별회로 IC의 제작 및 동작 특성 ( Fabrication of a 10Gb/s Decision IC using GaAlAs / GaAs HBT and its Performance Characterization )
유태환
,
김동현
,
송재호
외 2명
대한전자공학회 학술대회
1998.01
학술대회자료
GaAlAs / GaAs HBT를 이용한 10Gbps 판별회로 IC의 제작 및 동작 특성 ( Fabrication of a 10 Gb/s Decision IC Using GaAlAs / GaAs HBT and its Performance Characterization )
유태환
,
김동현
,
송재호
외 2명
한국통신학회 광전자공학 학술회의
1998.01
학술대회자료
1996
1995
10Gbit/s 클럭 추출 및 데이터 재생기 제작 및 동작 특성 ( Fabrication and Performance of 10 Gbit/s Clock-Extraction and Data-Regeneration )
유태환
,
박문수
대한전자공학회 기타 간행물
1995.01
연구보고서
10Gbit/s 클럭 추출 및 데이터 재생기 제작 및 동작 특성 ( Fabrication and Performance of 10Gbit/s Clock-Extraction and Data-Regeneration Circuit )
유태환
,
박문수
한국통신학회 기타 간행물
1995.01
학술대회자료
- 이 논문의 후속연구가 궁금하신가요?
- 연관 학술논문 또는 학술발표를 통해 보다 발전된 연구결과를 확인하실 수 있습니다.
- 이 논문의 연구 히스토리 확인하기
초록· 키워드
오류제보하기
등록된 정보가 없습니다.
목차
요약
서론
회로 구성
회로 구현
동작 특성
결론
사사
참고문헌
참고문헌 (0)
참고문헌 신청함께 읽어보면 좋을 논문
논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!
-
PLL방식 10 Gb/s 클럭추출 및 데이터 재생회로 ( 10 Gb/s Clock Extraction and Data Regeneration Circuit Implemented with a PLL )
대한전자공학회 학술대회
1996 .11
-
10Gb/s 광수신기를 위한 PLL구조의 클럭-데이터 재생회로 설계 및 제작 ( Design and Fabrication of a Clock and Data Regenerator with PLL Technologies for 10Gb/s Optical Receiver )
한국통신학회 학술대회논문집
1998 .01
-
40 Gb/s 클럭 추출 회로 설계
한국통신학회 학술대회논문집
2002 .11
-
2.5 Gb/s 클럭 및 데이터 복원 회로의 설계
대한전기학회 학술대회 논문집
2002 .11
-
2.5 Gb/s 클럭 및 데이터 복원 회로의 설계
대한전기학회 학술대회 논문집
2002 .11
-
PLL을 이용한 클럭발생기의 설계 ( A Design of a PLL-based Clock Generator )
대한전자공학회 학술대회
1997 .11
-
PLL을 이용한 클럭발생기의 설계
대한전자공학회 학술대회
1997 .11
-
저전력 2.496-Gb/s 기준 클럭 없는 클럭 데이터 복원 회로
대한전자공학회 학술대회
2016 .11
-
10Gb/s FPLL 방식 클럭/데이터 재생회로 설계 및 제작
전자공학회논문지-S
1998 .12
-
LC형 다중 위상 PLL 이용한 40Gb/s 0.18㎛ CMOS 클록 및 데이터 복원 회로
전자공학회논문지-SD
2008 .04
-
Design of 2.5Gb/s non-PLL-type All-Digital Clock Recovery Circuit
대한전자공학회 ISOCC
2010 .11
-
타이밍 클럭 복원 회로에 사용된 PLL의 최적 파라미터 결정 ( Optimum Parameter Determination of PLL Used in Timing Clock Recovery Circuit )
전자공학회논문지
1987 .05
-
Mpeg-2 시스템의 클럭 복원을 위한 Pll의 구현 ( A Implementation of the Pll for Mpeg-2 System Clock Recovery )
대한전자공학회 학술대회
1995 .01
-
Design and Implementation of Open-Loop Clock Recovery Circuit for 39.8 Gb/s and 42.8 Gb/s Dual-Mode Operation
[ETRI] ETRI Journal
2008 .04
-
MPEG-2 시스템 클럭 복원을 위한 디지털 PLL 구현 ( Implementation of Digital PLL For MPEG-2 System Clock Recovery )
대한전자공학회 학술대회
1996 .01
-
1.5Gb/s~6Gb/s 클록 주파수 체배기를 사용한 광대역 클록 및 데이터 복원 회로
대한전자공학회 학술대회
2013 .07
-
A 5-Gb/s Half-Rate Clock Recovery Circuit
대한전자공학회 ISOCC
2006 .10
-
40Gb/s 광 수신기의 클럭 추출을 위한 High-Q DR 대역통과 필터
한국통신학회 기타 간행물
2002 .10
-
100Gb/s ( 10Gb/s x 10채널 ) 신호의 단일모드 광섬유 전송 ( Transmission of 100Gb/s ( 10Gb/s x 10channels ) signals using single mode fiber )
한국통신학회 기타 간행물
1997 .01
-
100Gb/s ( 10Gb/s×10채널 ) 신호의 단일모드 광섬유 전송 ( Transmission of 100Gb/s ( 10Gb/s x 10channels ) signals using Single Mode Fiber )
대한전자공학회 기타 간행물
1997 .01
이 논문의 저자 정보
최근 본 자료
댓글(0)
0