A Logic Verification & Synthesis System ( I ) ( A Logic Verification and Synthesis System  ( 1 ) )

조중휘; 이성봉; 박성범; 정정화

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자료유형: 학술대회자료

저자정보: 조중휘 이성봉 박성범 정정화

저널정보: 대한전자공학회 대한전자공학회 학술대회 대한전자공학회 학술발표회 논문집 (반도체/재료부품/CAD/VLSI) 제4권 1호

발행연도: 1985.1

수록면: 23 - 27 (5page)

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