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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.3
- 수록면
- 571 - 578 (8page)
이용수
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본 논문에서는 크게 두 가지 사항에 대해서 제안하고자 한다. 첫 번째는 논리합성을 위한 제약조건 방법에 대한 것이고, 두 번째는 효율적인 논리합성방법에 대한 것이다. 논리 합성은 주어진 제약조건(constraint)을 최대한 만족시키면서 논리 사상과 최적화 등을 통하여 RTL(register transfer level) 코드로부터 게이트-수준의 네트리스트를 얻는 과정이다. 논리합성의 결과는 주어진 제약조건과 합성 방법에 매우 종속적이다. 이들에 의해서 설계의 면적 및 타이밍이 크게 변화하므로 우리는 제약조건과 합성방법을 철저하게 고려하여야 한다. 본 논문에서는 논리합성을 하는 과정에서 실제로 고려해야하는 사항들에 대해서 경험적이고 실험적인 결과를 바탕으로 혼합방식의 논리합성기법을 제안한다. 제안된 기법을 이용하여 약 65만 게이트의 하드웨어 자원량을 사용하는 회로에 적용시켜본 결과로 상향식 방법에 비해서 합성 시간이 약 47% 감소하였고, 하향식 방법에 비해서 타이밍 특성이 우수하였다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 제약조건
Ⅲ. 혼합 합성 방법
Ⅳ. 실험 결과
Ⅴ. 결론
참고문헌
참고문헌 (13)
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1. [기타자료] - Lavagno, Martin / / Electronic Design Automation For Integrated Circuits Handbook / ISBN 0-8493-3096-3 A survey of the field of Electronic design automation. The above summary was derived, with permission, from Volume 2, Chapter 2, Logic Synthesis by Sunil Khatri and Narendra Shenoy
2. [인터넷자원] - / / http://en.wikipedia.org/wiki/Logic_synthesis
3. [학술지(정기간행물)] - McGeer, P. / 1993 / Espresso-Signature: A New Exact Minimizer for Logic Functions / IEEE Transactions on VLSI 1 (4) : 432 ~ 440
4. [학술대회논문] - Hlavička, J. / 2001 / A Heuristic Boolean Minimizer / Proc. International Conference on Computer Aided Design : 439 ~ 442
5. [학술지(정기간행물)] - McCluskey, E. / 1959 / Minimization of Boolean Functions / Bell System Technical Journal : 1417 ~ 1444
2. [인터넷자원] - / / http://en.wikipedia.org/wiki/Logic_synthesis
3. [학술지(정기간행물)] - McGeer, P. / 1993 / Espresso-Signature: A New Exact Minimizer for Logic Functions / IEEE Transactions on VLSI 1 (4) : 432 ~ 440
4. [학술대회논문] - Hlavička, J. / 2001 / A Heuristic Boolean Minimizer / Proc. International Conference on Computer Aided Design : 439 ~ 442
5. [학술지(정기간행물)] - McCluskey, E. / 1959 / Minimization of Boolean Functions / Bell System Technical Journal : 1417 ~ 1444
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