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본 논문은 다중 이득 제어를 통하여 빠른 lock-time을 갖는 디지털 위상 주파수 검출기 회로를 제안한다. 기준신호와 피드백 신호의 위상 차이가 클 때, 위상 차이가 적으면서 lock에 근접했을 때, lock 이후의 세 경우에 따라 디지털 위상 동기 루프의 이득을 다르게 설정하여 lock-time을 효과적으로 줄일 수 있다. 시뮬레이션 결과를 통해 제안된 기법을 적용함으로써 기존의 단일 이득 제어 구조보다 lock-time을 약 100배 개선시킬 수 있음을 확인하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 다중 이득 제어 디지털 위상 주파수 검출기
Ⅲ. 시뮬레이션 결과
Ⅳ. 결론
REFERENCES
참고문헌 (11)
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2. [학술대회논문] - Jong-Phil Hong / 2012 / 0.004 mm2 250μW ΔΣTDC with time-difference accumulator and a 0.012mm2 2.5mW bang-bang digital PLL using PRNG for low power SoC applications / IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers : 240 ~ 242
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