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본 논문에서는 소자의 레이아웃 파라미터로 인한 회로 특성 산포를 개선할 수 있는 새로운 설계 기법을 제안한다. 제안된 설계 기법은 회로 시뮬레이션을 수행하지 않고 칩 내에서 레이아웃에 의한 소자의 전기적 특성 분포를 추출하여 불량 소자를 개선하는 방법이다. 이 기법은 3가지 장점이 있다. 첫째, 현 설계 흐름도에 변화를 주지 않아도 된다. 둘째, 레이아웃 설계자가 고비용의 설계 시뮬레이션을 수행하지 않고 소자의 전기적 특성 산포를 추출할 수 있다. 셋째, 초기 레이아웃 설계단계에서 전기적 불량 소자를 찾아 개선하여 설계 기간 단축에 도움이 된다. 제안한 방법에 대한 효율성을 검증하기 위하여 30나노 DRAM 공정에서 총 9종류의 소자 레이아웃 파라미터에 대해서 모델링을 진행하였다. 레이아웃 설계자를 위한 eDRC 환경을 개발하여 Standard Cell Library 설계에 적용하여 초기 설계단계에서 불량 소자 17.8%를 찾아 2.9%로 줄였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. eDRC 적용 결과
Ⅳ. 결론
참고문헌
저자소개
참고문헌 (19)
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1. [학술대회논문] - G. Scott / 1999 / NMOS drive current reduction caused by transistor layout and trench isolation induced stress / Proc. IEDM 1999 Conf : 827 ~ 830
2. [학술지(정기간행물)] - Y. Sheu / 2005 / Modeling mechanical stress effect on dopant diffusion in scaled MOSFETs / IEEE Trans. Electron Devices 52 (1) : 30 ~ 38
3. [학술대회논문] - N. Wils / 2008 / Influence of STI stress on drain current matching in advanced CMOS / Proc. ICMTS 2008 Conf 21 : 238 ~ 242
4. [학술대회논문] - K. W. Su / 2003 / A Scaleable Model for STI Mechanical Stress Effect on Layout Dependence of MOS Electrical Characterization / 2003 IEEE CICC : 245 ~ 248
5. [학술대회논문] - P.G. Drennan / 2006 / Implications of Proximity Effects for AnalogDesign / Proc. Custom Integrated CircuitsConference
2. [학술지(정기간행물)] - Y. Sheu / 2005 / Modeling mechanical stress effect on dopant diffusion in scaled MOSFETs / IEEE Trans. Electron Devices 52 (1) : 30 ~ 38
3. [학술대회논문] - N. Wils / 2008 / Influence of STI stress on drain current matching in advanced CMOS / Proc. ICMTS 2008 Conf 21 : 238 ~ 242
4. [학술대회논문] - K. W. Su / 2003 / A Scaleable Model for STI Mechanical Stress Effect on Layout Dependence of MOS Electrical Characterization / 2003 IEEE CICC : 245 ~ 248
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