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저자정보
Young-Ho Choi (포항공과대학교) Jae-Yoon Sim (포항공과대학교) Hong-June Park (포항공과대학교)
저널정보
대한전자공학회 대한전자공학회 ISOCC ISOCC 2012 Conference
발행연도
2012.11
수록면
246 - 249 (4page)

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A fractional-N frequency divider for 2.5㎓ SSCG is implemented by using a single 79/80 dual-modulus integer divider and a phase interpolator. The dual-modulus divider accepts one of the 4-phase 2.5㎓ VCO outputs as input. The outputs of the dual-modulus divider is sampled by the 4-phase VCO outputs to generate 5-phase signals, which are used to generate a fractional-N divided signal with the division ratio 79+K/64 (K=0~64) by using a 1/16 phase interpolator and a phase rotator. The output jitter due to the quantization noise as in delta-sigma modulator (DSM) based divider is eliminated. An implementation of the SSCG using the proposed fractional-N divider in a 0.11㎛ CMOS process gives a chip area of 0.3 × 0.32㎟, a power of 13.4㎽ at 1.2V.
#Fractional-N frequency divider #peak sprectrum reduction #Spread Spectrum Clock Generator #SSCG

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. SSCG ARCHITECTURE USING THE PROPOSED FRACTIONAL-N FREQUENCY DIVIDE
Ⅲ. SIMULATION RESULTS
Ⅳ. CONCLUSION
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