지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
이용수
Abstract
1. INTRODUCTION
2. ESD TEST MODELING METHOD
3. PROCESS CONDITION
4. EXPERIMENT
5. RESULT AND CONSIDERATION
6. CONCLUSION AND FURTHER STUDY
References
Acknowledgement
논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!
Circuit-Level Simulation for Failure Analysis of Advanced CMOS ESD Protection Structures
ICVC : International Conference on VLSI and CAD
1997 .01
낮은 트리거 전압 기술을 이용한 MOSFET 기반 ESD 보호회로의 특성 비교에 관한 연구
대한전자공학회 학술대회
2016 .11
100㎚ 이하의 CMOS 소자를 위한 Ni Silicide Technology
대한전자공학회 학술대회
2002 .06
Smart Power IC를 위한 HBM 5000V급 ESD 보호회로 설계
대한전자공학회 학술대회
2009 .11
출력단ESD보호회로의 설계 및 그 전기적 특성에 관한 연구 ( A Study on the Design of the Output ESD Protection Circuits and their Electrical Characteristics )
전자공학회논문지-A
1992 .11
The LVDS Driver with ESD protection circuit by using Bi-CMOS Technology
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2007 .07
Electrical Rule Check 를 이용한 ESD 보호 검증 자동화 구현의 사례연구
대한전자공학회 학술대회
2011 .06
ESD Protection Circuits with Low-Voltage Triggered SCR for RF Applications
대한전자공학회 학술대회
2008 .06
Low-Noise Amplifiers with Robust ESD Protection for RF SOC
대한전자공학회 ISOCC
2011 .11
게이트-기판 바이어싱 기술을 이용한 낮은 트리거 전압을 갖는 ESD 보호회로
대한전자공학회 학술대회
2008 .11
CMOS 회로의 ESD에 대한 신뢰성 문제 및 보호대책 ( Reliability Analysis of CMOS Circuits on Electrostatic Discharge )
전자공학회논문지-A
1993 .12
양 방향성과 높은 홀딩전압을 갖는 사이리스터 기반 Whole-Chip ESD 보호회로
전기전자학회논문지
2013 .09
Stack 기술을 이용한 양방향 ESD 방전 경로를 갖는 ESD 보호회로에 관한 연구
대한전자공학회 학술대회
2019 .06
System Level ESD Analysis : A Comprehensive Review II on ESD Coupling Analysis Techniques
Journal of Electrical Engineering & Technology
2018 .09
SCR-based ESD protection circuit with low trigger voltage and high robustness
대한전자공학회 학술대회
2017 .01
Smart Power IC를 위한 HBM 4000V ESD 보호회로 설계
대한전자공학회 학술대회
2007 .07
Smart Power IC를 위한 HBM 4000V ESD 보호회로 설계
대한전자공학회 학술대회
2007 .07
니켈 코발트 합금조성에 따른 복합실리사이드의 물성 연구
한국재료학회지
2007 .01
2D Simulation of ESD Protection TFO-NMOS for Layout Optimization
ICVC : International Conference on VLSI and CAD
1997 .01
A Novel SCR ESD Protection with Reduced Trigger Voltage using Triple Well CMOS Processes
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2006 .07
0