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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2010.11
- 수록면
- 115 - 118 (4page)
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As CMOS technology is scaled down, transistor density of a chip is increased dramatically, which results in the increasing of the complexity of interconnections. In this paper, a novel design of ternary logic based on carbon nanotube FETs (CNFETs) is proposed and compared with the previous CNFET-based ternary logic designs. Especially, in the proposed CNFET-based ternary logic design, different back biasing voltages and diameters of CNFETs are effectively used to achieve ultra-low power consumption. Extensive simulation results using HSPICE are reported to show that the proposed CNFET-based ternary logic gate reduces leakage current and
power delay product (PDP) multiple orders of magnitude compared to the previous CNFET-based ternary logic designs.
power delay product (PDP) multiple orders of magnitude compared to the previous CNFET-based ternary logic designs.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. BENEFITS AND FUNCTIONS OF TERNARY LOGIC GATES
Ⅲ. ELECTRICAL CHARACTERISTICS OF CNFET
Ⅳ. PROPOSED CNFET-BASED TERNARY INVERTER DESIGN
Ⅴ. CONCLUSIONS
REFERENCES
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