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李俊昊 (LG전자) 李根浩 (군산대학교) 孫周浩 (전북대학교) 金善泓 (전북대학교) 劉永奎 (플레넷) 金東龍 (전북대학교)
저널정보
대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 第38卷 SD編 第8號
발행연도
2001.8
수록면
20 - 26 (7page)

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본 논문에서는 위상획득과정과 동기과정에서의 trade-off를 향상시킨 듀얼 위상 주파수 검출기를 이용하여 차지펌프 PLL을 설계하였다. 제안된 듀얼 위상 주파수 검출기는 상승에지에서 동작하는 POSITIVE 위상 주파수 검출기와 하강에지에서 동작하는 NEGATIVE 위상 주파수 검출기로 구성되어있다. 또한 PLL에 사용된 차지펌프는 전류뺀셈회로를 이용하여 전류 부정함을 감소시켰으며, reference spurs와 전압제어발진기의 변동을 감소시킬수 있도록 구현하였다. 제안된 PLL의 동작특성은 0.25㎛ CMOS 공정 파라미터를 이용하여 SPICE 시뮬레이션을 통해 검증되었다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 차지펌프 PLL의 구성
Ⅲ. 시뮬레이션 결과
Ⅳ. 결론
참고문헌
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