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위상 잡음과 위상고정 시간을 최소화하기 위해 최적화 된 대역폭을 변화 시키지 않고 기준 주파수 신호 스퍼를 줄일 수 있는 두 개의 대칭 루프를 가진 위상고정루프(PLL)를 설계 하였다. 기준 주파수 신호 스퍼를 감쇄시키는 원리는 PLL에 사용되는 전압제어발진기(VCO)의 입력전압을 안정화시키는 것이다. 이것을 위해 설계된 PLL은 종래 PLL과 다르게 2개의 출력을 갖는 위상주파수검출기(PFD), 2개의 루프필터, 2개의 입력전압을 갖는 VCO, 그리고 분주기로 구성되었다. 0.18μm CMOS 공정파라미터를 사용하여 동작원리를 시뮬레이션 한 결과 종래의 단일 루프 PLL과 비교할 때 스퍼 크기가 약 1/2로 감소된 것을 확인하였다. 또한 루프필터에 사용된 R과 C가 5% 오차를 갖고 있을 경우에도 스퍼 크기가 약 1/2로 감소된 것을 확인하였다. 사용된 공급전압은 1.8V이고 소비전력은 6.3mW이였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안한 두 개의 루프를 가진 위상고정루프
Ⅲ. PLL 주요 블럭
Ⅳ. 시뮬레이션 결과 및 고찰
Ⅴ. 결론
REFERENCE
참고문헌 (12)
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1. [학술지(정기간행물)] - C. M. Hung / 2002 / A fully integrated 1.5-V 5.5-GHz CMOS phase-locked loop / IEEE J. Solid-State Circuits 37 : 521 ~ 525
2. [학술지(정기간행물)] - S. Pellerano / 2004 / A 13. 5-mW 5-GHz frequency synthesizer with dynamic-logic frequency divider / IEEE J. Solid-State Circuits 39 : 378 ~ 383
3. [학술지(정기간행물)] - W. B. Wilson / 2000 / A CMOS self-calibrating frequency synthesizer / IEEE J. Solid-State Circuits 35 : 1437 ~ 1444
4. [학술지(정기간행물)] - C. -Y. Kuo / 2006 / A spur-reduction technique for a 5-GHz frequency synthesizer / IEEE Trans. Circuits Syst. I 53 : 526 ~ 533
5. [보고서] - Y. Sun / 2007 / A spur-reduction technique in a fully integrated CMOS frequency synthesizer for 5-GHz WLAN SOC : 113 ~ 116
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5. [보고서] - Y. Sun / 2007 / A spur-reduction technique in a fully integrated CMOS frequency synthesizer for 5-GHz WLAN SOC : 113 ~ 116
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