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이용수
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In this paper, two-stage pipelined floating-point arithmetic unit (FPAU) was designed. The FPAU processor supports fifteen operations and has area-efficient and low-latency architecture via dual-path computation scheme, new normalization circuit, and flagged prefix adder. The FPAU has about 4-ns delay time under 0.18㎛ CMOS standard cell library and consists of about 5,930 gates.
목차
Abstract
Ⅰ. Introduction
Ⅱ. 3-Dimensional Graphics in Mobile Applications
Ⅲ. Hardware Design of Floating-Point Arithmetic Unit
Ⅳ. Performance Evaluations
Ⅴ. Conclusions
Acknowledgements
References
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