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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.6
- 수록면
- 816 - 827 (12page)
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In this paper, two-stage pipelined floating-point arithmetic unit (FP-AU) is designed. The FP-AU processor supports seventeen operations to apply 3D graphics processor and has area-efficient and low-latency architecture that makes use of modified dual-path computation scheme, new normalization circuit, and modified compound adder based on flagged prefix adder. The FP-AU has about 4-ns delay time at logic synthesis condition using 0.18㎛ CMOS standard cell library and consists of about 5,930 gates. Because it has 250 MFLOPS execution rate and supports saturated arithmetic including a number .. of graphics-oriented operations, it is applicable to mobile 3D graphics accelerator efficiently.
목차
ABSTRACT
1. INTRODUCTION
2. GRAPHICS ACCELERATOR IN MOBILE APPLICATION
3. Hardware Design of Pipelined Floating-Point Arithmetic Unit
4. PERFORMANCE EVALUATIONS
5. CONCLUSIONS
REFERENCES
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