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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 저널정보
- 대한전자공학회 ICEIC : International Conference on Electronics, Informations and Communications ICEIC : 2008
- 발행연도
- 2008.6
- 수록면
- 1,112 - 1,115 (4page)
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This paper proposes an efficient motion compensation interpolation and CAVLD (Context - Adaptive Variable Length Decoder) architecture for H.264/AVC Baseline profile Decoder. The proposed interpolation architecture eliminates time irregularly and redundant calculation with merged 6x6 tap filter. The proposed CAVLD architecture adapts two techniques to reduce the computational cycles for valid bits. One is an improved reducing decoding step and the other is to get the valid bits directly by shifting additional shift register. H.264/AVC Baseline profile decoder system with proposed architectures is implemented by 0.18 CMOS library with 200K logic gates.
목차
Abstract
1. Introduction
2. Proposed Motion Compensation Interpolation
3. Proposed CAVLD Architecture
4. Design and Verification
5. Conclusions
Acknowledgments
References
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