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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.10 No.3
- 발행연도
- 2010.9
- 수록면
- 193 - 202 (10page)
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This paper presents a high-speed lowcomplexity pipelined Reed-Solomon (RS) (255,239) decoder using pipelined reformulated inversionless Berlekamp-Massey (pRiBM) algorithm and its folded version (PF-RiBM). Also, this paper offers efficient pipelining and folding technique of the RS decoders. This architecture uses pipelined Galois-Field (GF) multipliers in the syndrome computation block, key equation solver (KES) block, Forney block, Chien search block and error correction block to enhance the clock frequency. A high-speed pipelined RS decoder based on the pRiBM algorithm and its folded version have been designed and implemented with 90-㎚ CMOS technology in a supply voltage of 1.1 V. The proposed RS(255,239) decoder operates at a clock frequency of 700 ㎒ using the pRiBM architecture and also operates at a clock frequency of 750 ㎒ using the PF-RiBM, respectively. The proposed architectures feature high clock frequency and low-complexity.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. PROPOSED RS(255,239) DECODER
Ⅲ. RESULTS AND COMPARISON
Ⅳ. CONCLUSIONS
ACKNOWLEDGMENTS
REFERENCES
참고문헌 (9)
참고문헌 신청
1. [학술대회논문] - / 2000 / Forward Error Correction for Submarine Systems / Telecommunication Standardization Section, International Telecom. Union, ITU-T Recommendation G.975
2. [학술지(정기간행물)] - H. M. Shao / 1985 / A VLSI Design of a Pipeline Reed-Solomon Decoder / IEEE Trans. on Computers C-34 (5) : 393 ~ 403
3. [학술지(정기간행물)] - W.Wilhelm / 1999 / A New Scalable VLSI Architecture sfor Reed-Solomon Decoders / IEEE Jour. of Solid-State Circuits 34 (3)
4. [학술지(정기간행물)] - H.Lee / 2003 / High-Speed VLSI Architecture for Parallel Reed-Solomon Decoder / IEEE Trans. on VLSI Systems 11 (2) : 288 ~ 294
5. [학술지(정기간행물)] - D. V. Sarwate / 2001 / High-Speed Architecture for Reed-Solomon Decoders / IEEE Trans. on VLSI Systems 9 (5) : 641 ~ 655
2. [학술지(정기간행물)] - H. M. Shao / 1985 / A VLSI Design of a Pipeline Reed-Solomon Decoder / IEEE Trans. on Computers C-34 (5) : 393 ~ 403
3. [학술지(정기간행물)] - W.Wilhelm / 1999 / A New Scalable VLSI Architecture sfor Reed-Solomon Decoders / IEEE Jour. of Solid-State Circuits 34 (3)
4. [학술지(정기간행물)] - H.Lee / 2003 / High-Speed VLSI Architecture for Parallel Reed-Solomon Decoder / IEEE Trans. on VLSI Systems 11 (2) : 288 ~ 294
5. [학술지(정기간행물)] - D. V. Sarwate / 2001 / High-Speed Architecture for Reed-Solomon Decoders / IEEE Trans. on VLSI Systems 9 (5) : 641 ~ 655
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