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DLLs(Delay Locked Loops) have widely been used in many systems in order to achieve the clock synchronization. A SMD (Synchronous Mirror Delay) structure is used both for skew reduction and for DCC (Duty Cycle Correction). In this paper, a SMD based DLL with DCC using Reduced Delay Lines is proposed in order to reduce the clock skew and correct the duty cycle. The merged structure allows the forward delay array to be shared between the DLL and the DCC, and yields a 25% saving in the number of the required delay cells. The designed chip was fabricated using a 0.25㎛ 1-poly, 4-metal CMOS process. Measurement results showed the 3% duty cycle error when the input signal ranges from 80% to 20% and the clock frequency ranges from 400㎒ to 600㎒. The locking operation needs 3 clock and duty correction requires only 5 clock cycles as feature with SMD structure
목차
Abstract
1. 서론
2. SMD 구조의 DLL과 DCC
3. 하나의 FDA와 MCC 만으로 구성된 SMD 구조의 DCC를 가지는 DLL
4. 설계 고려사항
5. 시뮬레이션 및 고찰
6. 측정 및 결과
7. 결론
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1. [학술지(정기간행물)] - / 2002 / A 50% Duty- Cycle Correction Circuit for PLL output 4 : IV-21 ~ IV-24
2. [학술지(정기간행물)] - / 2004 / An All Digital 50% Duty-Cycle Corrector : II925 ~ II928
3. [학술지(정기간행물)] - / / 256-Mb SDRAM with Synchronous Mirror Delay taka (ri saeki) : 250 1656 ~ 1668
4. [학술지(정기간행물)] - / 2004 / A High-Resolution Synchronous Mirror Delay Using Successive Appro- ximation Register 39 (11)
5. [학술지(정기간행물)] - / 2005 / A phase-detect synchronous mirror delay for clock skew-compensation circuits 2 : 1070 ~ 1073
2. [학술지(정기간행물)] - / 2004 / An All Digital 50% Duty-Cycle Corrector : II925 ~ II928
3. [학술지(정기간행물)] - / / 256-Mb SDRAM with Synchronous Mirror Delay taka (ri saeki) : 250 1656 ~ 1668
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