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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第46卷 第9號
발행연도
2009.9
수록면
14 - 24 (11page)

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System on panel 프레임 버퍼를 위한 메모리 셀 어레이와 주변회로가 설계되었다. 또한, system on panel 공정의 낮은 yield를 극복하기 위해, 블럭 단위의 parallel test 방안이 제안되었다. 기존의 메모리 테스트 보다 빠르게 fault detection이 가능하며, 다양한 embedded memory나 일반 SRAM 테스트 분야에도 적용 가능하다. 또한 기존의 다양한 test vector pattern이 그대로 적용될 수 있어 fault coverage가 높고, 최근의 추세인 hierarchical bit line과 divided word line 구조에도 적용될 수 있다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. SOP 메모리 아키텍처
Ⅲ. Parallel Fault Detection 회로
Ⅳ. 성능 평가
Ⅴ. Simulation
Ⅵ. 결론
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