Non-Overlapped Single/Double Gate SOI/GOI MOSFET for Enhanced Short Channel Immunity

Sudhansh Sharma; Pawan Kumar

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자료유형: 학술저널

저자정보: Sudhansh Sharma (Vishveshwarya School of Business Management) Pawan Kumar

저널정보: 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.9 No.3

발행연도: 2009.9

수록면: 136 - 147 (12page)

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In this paper we analyze the influence of source/drain (S/D) extension region design for minimizing short channel effects (SCEs) in 25 nm gate length single and double gate Silicon?on?Insulator (SOI) and Germanium?on?Insulator (GOI) MOSFETs. A design methodology, by evaluating the ratio of the effective channel length to the natural length for the different devices (single or double gate FETs) and technology (SOI or GOI), is proposed to minimize short channel effects (SCEs). The optimization of non?overlapped gate?source/drain i.e. underlap channel architecture is extremely useful to limit the degradation in SCEs caused by the high permittivity channel materials like Germanium as compared to that exhibited in Silicon based devices. Subthreshold slope and Drain Induced Barrier Lowering results show that steeper S/D gradients along with wider spacer regions are needed to suppress SCEs in GOI single/double gate devices as compared to Silicon based MOSFETs. A design criterion is developed to evaluate the minimum spacer width associated with underlap channel design to limit SCEs in SOI/GOI MOSFETs.

#Silicon–on–Insulator (SOI) #Germanium–on–Insulator (GOI) #single gate MOSFET #double gate MOSFET #gate–underlap design #source/drain (S/D) profile optimization #short channel effects (SCEs) #low–voltage applications

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1. [인터넷자원] - / / International technology roadmap for semiconductor 2006 edition

2. [학술지(정기간행물)] - F. Balestra / 1987 / Double gate silicon-on-insulator transistor with volume inversion:a new device with greatly enhanced performance / IEEE Electron Device Letters 8 (10) : 410 ~ 412

3. [학술지(정기간행물)] - R. H. Yan / 1992 / Scaling the Si MOSFET:from bulk to SOI to bulk / IEEE Trans Electron Devices 39 (7) : 1704 ~ 1710

4. [학술대회논문] - M. Ieong / 2001 / Experimental evaluation of carrier transport and device design for planar symmetric/asymmetric double-gate/ground-plane CMOSFETs / IEDM Tech.Dig. : 441 ~ 444

5. [학술대회논문] - J.M. Hergenrother / 1999 / The Vertical Replacement Gate(VRG)MOSFET:A 50-nm vertical MOSFET with lithography independent gate length / IEDM Tech.Dig. : 75 ~ 78

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