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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.8 No.3
- 발행연도
- 2008.9
- 수록면
- 227 - 231 (5page)
이용수
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A latchup-free design based on the lateral diffused MOS (LDMOS) adopting the "Darlington" approaches was designed. The use of Darlington configuration as the trigger circuit results in the reduction of the size of the circuit when compared to the conventional inverter driven RC-triggered MOSFET ESD power clamp circuits. The proposed clamp was fabricated using a 0.35 μm 60V BCD (Bipolar CMOS DMOS) process and the performance of the proposed clamp was successfully verified by TLP (Transmission Line Pulsing) measurements.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. LATCHUP OR LATCHUP-LIKE FAILURE IN ESD POWER CLAMP
Ⅲ. DARLINGTON SCHEME
Ⅳ. CONCLUSIONS
ACKNOWLEDGMENT
REFERENCES
참고문헌 (11)
참고문헌 신청
1. [학술지(정기간행물)] - C. Duvvury / 1997 / Lateral DMOS design for ESD robustness / IEDM Tech. Dig : 375 ~ 378
2. [학술지(정기간행물)] - M. P. J. Mergens / 2000 / Analysis of lateral DMOS power devices under ESD stress conditions / IEEE Trans. Electron Devices 47 (11) : 2128 ~ 2137
3. [학술대회논문] - J. H. Lee / 2002 / Novel ESD protection structure with embedded SCR LDMOS for smart power technology / Proc. IEEE Int. Reliability Physics Symp. : 156 ~ 161
4. [학술대회논문] - V. De Heyn / 2001 / Design and analysis of new protection structures for smart power technology with controlled trigger and holding voltage / Proc. IEEE Int. Reliability Physics Symp. : 253 ~ 258
5. [학술대회논문] - E. Chwastek / 1989 / A new method for assessing the susceptibility of CMOS integrated circuits to latchup: The system-transient technique / Proc. EOS/ESD Symp. : 149 ~ 155
2. [학술지(정기간행물)] - M. P. J. Mergens / 2000 / Analysis of lateral DMOS power devices under ESD stress conditions / IEEE Trans. Electron Devices 47 (11) : 2128 ~ 2137
3. [학술대회논문] - J. H. Lee / 2002 / Novel ESD protection structure with embedded SCR LDMOS for smart power technology / Proc. IEEE Int. Reliability Physics Symp. : 156 ~ 161
4. [학술대회논문] - V. De Heyn / 2001 / Design and analysis of new protection structures for smart power technology with controlled trigger and holding voltage / Proc. IEEE Int. Reliability Physics Symp. : 253 ~ 258
5. [학술대회논문] - E. Chwastek / 1989 / A new method for assessing the susceptibility of CMOS integrated circuits to latchup: The system-transient technique / Proc. EOS/ESD Symp. : 149 ~ 155
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