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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.7
- 수록면
- 771 - 777 (7page)
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본 논문에서는 변형된 시간 지연 기법을 이용한 마이크로파 2차 주파수 체배기가 제안되었다. 제안된 주파수 체배기에서는 입력 신호와 지연된 신호 사이에 발생하는 군지연 시간 부정합을 전압 제어 지연 선로(VCDL)를 이용하여 보상하였다. 가변 슈미트 트리거를 이용한 군지연 시간 정합과 신호 파형의 성형(waveform shaping)으로 인해 원하지 않는 기본 주파수(f0)와 3, 4차 고조파 성분들이 충분히 제거할 수 있었다. 결과적으로 출력 단자에서는 오직 2 체배된 주파수 성분(2f0)만이 우세하게 나타난다. 제안된 주파수 체배기는 1.15 GHz의 기본 주파수에서 설계되었고 TSMC 0.18㎛ 공정을 이용하여 제작되었다. 입력 신호 전력을 0 ㏈m 인가하였을 때, 2차 체배된 출력 주파수 성분의 측정된 전력은 2.67 ㏈m이었다. 2차 체배된 주파수 성분에 대해 f0, 3f0, 그리고 4f0 성분의 제거율은 각각 43.65, 38.65, 그리고 35.59 ㏈이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안된 주파수 체배기 설계
Ⅲ. 측정 결과
Ⅳ. 결론
참고문헌
참고문헌 (10)
참고문헌 신청
F. Ellinger , 2004 , Ultracompact SOI CMOS frequency doubler for low power applications at 26.5～28.5 GHz , IEEE Microwave and Wireless Components Letters 14 (2)
S. K. Park , 2006 , A novel design of frequency multiplier using feedforward technique and defected ground structure , 36th European Microwave Conference Proceedings : 224 ~ 227
S. J. Seo , 2007 , A novel design of frequency tripler using composite right, left handed transmission line , IEEE IMS Proceedigns : 2185 ~ 2188
B. R. Jackson , 2006 , An L-band CMOS frequency doubler using a time-delay technique , Silicon Monolithic Integrated Circuits in RF Systems
F. Cheng , 1997 , A 1.0 um CMOS all digital clock multiplier , Proc. IEEE 40th Midwest Symposium on Circuits and Systems : 460 ~ 462
S. K. Park , 2006 , A novel design of frequency multiplier using feedforward technique and defected ground structure , 36th European Microwave Conference Proceedings : 224 ~ 227
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B. R. Jackson , 2006 , An L-band CMOS frequency doubler using a time-delay technique , Silicon Monolithic Integrated Circuits in RF Systems
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