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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.1
- 수록면
- 56 - 63 (8page)
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본 논문에서는 WCDMA 통신용 송신기에 적용 가능한 12비트 1GS/s 전류구동 방식의 혼합형 DAC를 설계하였다. 제안된 DAC는 혼합형 구조로써 하위 4비트는 이진 가중치 구조, 중간비트와 상위비트는 4비트 온도계 디코더 구조로 12비트를 구성하였다. 제안된 DAC는 혼합형 구조에서 발생되는 지연시간에 따른 성능 저하를 개선하기 위해 지연시간보정 회로를 사용하였다. 지연시간보정 회로는 위상주파수 검출기, 전하펌프, 제어회로로 구성되어 이진 가중치 구조와 온도계 디코더 구조에서 발생하는 지연시간을 감소시킨다. 제안한 DAC는 CMOS 0.18㎛ 1-poly 6-metal n-well 공정을 사용하여 제작되었고 측정된 INL/DNL은 ±0.93LS/ 0.62LSB 이하로 나타났다. 입력 주파수 1㎑에서 SFDR은 약 60㏈로 측정되었고, SNDR은 51㏈로 측정되었다. 단일 DAC의 전력소모는 46.2mW로 나타났다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 12비트 1GS/s DAC 설계
Ⅲ. 실험결과 및 고찰
Ⅳ. 결론
참고문헌
저자소개
참고문헌 (11)
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1. [학술지(정기간행물)] - 이진성 / 2005 / ICU WCDMA UE Radio Transceiver Implementation-PartⅠ: Receiver performance analysis / SoC R&D : 16 ~ 21
2. [학술지(정기간행물)] - 이진성 / 2005 / ICU WCDMA UE Radio Transceiver Iplementation-PartⅡ: Transmitter performance analysis / SoC R&D : 25 ~ 29
3. [학술지(정기간행물)] - A. Van den Bosch / 2001 / A 10bit 1GSample/s Nyquist Current Steering CMOS D/A Converter / IEEE J. Solid-State Circuits 36 (3) : 315 ~ 324
4. [학술지(정기간행물)] - A. van den Bosch / 1999 / SFDR-bandwidth limitations for high speed high resolution current steering CMOS D/A converters, Circuits and Systems / 1999. Proceedings of ICECS '99. The 6th IEEE International Conference on 3 (3) : 1193 ~ 1196
5. [학술지(정기간행물)] - Jurgen Deveugele / 2006 / A 10-bit 250-MS/s Binary-Weighted Current-Steering DAC / IEEE J. Solid-State Circuits 2 : 320 ~ 329
2. [학술지(정기간행물)] - 이진성 / 2005 / ICU WCDMA UE Radio Transceiver Iplementation-PartⅡ: Transmitter performance analysis / SoC R&D : 25 ~ 29
3. [학술지(정기간행물)] - A. Van den Bosch / 2001 / A 10bit 1GSample/s Nyquist Current Steering CMOS D/A Converter / IEEE J. Solid-State Circuits 36 (3) : 315 ~ 324
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5. [학술지(정기간행물)] - Jurgen Deveugele / 2006 / A 10-bit 250-MS/s Binary-Weighted Current-Steering DAC / IEEE J. Solid-State Circuits 2 : 320 ~ 329
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