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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第44卷 第12號
발행연도
2007.12
수록면
18 - 24 (7page)

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반도체 공정 기술의 발전으로 인한 개략 배선 지연시간의 증가는 고성능 시스템의 설계를 어렵게 하고 있다. 이 문제를 해결하기 위해 배선에 파이프라인 요소를 삽입하는 방법이 있으나 시스템의 타이밍을 변화시켜 시스템의 기능성을 보장할 수 없다. LIP(Latency Insensitive Protocol)는 임의의 파이프라인 요소의 삽입에 대해 기능성을 보장하지만 처리량이 저하된다. 처리량 저하를 줄이기 위해서는 평면계획 단계에서 처리량을 고려하여 블록을 배치하여야 한다. 이러한 평면계획을 가능하게 하기 위해서 새로운 처리량 계산 방법을 제안하고 평면계획의 비용함수에 적용하였다. 실험 결과, 기존의 휴리스틱 처리량 평가 방법을 적용한 평면계획에 비해 처리량이 평균 16.97% 향상되었다.
#LIP #wire delay #throughput #floorplan #cost function

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 기본정리
Ⅲ. 출력 시간 기반 처리량 계산 방법
Ⅳ. 실험
Ⅴ. 결론
참고문헌
저자소개

참고문헌 (5)

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1. [학술지(정기간행물)] - / 1997 / Challenges and Opportunities for Design Innovations in Nanometer Technologies google schola 2. [학술지(정기간행물)] - / 2001 / Theory of Latency Insensitive Design 20 (9) : 1059 ~ 1076 google schola 3. [학술지(정기간행물)] - / 2000 / Performance analysis and optimization of latency insensitive protocols : 361 ~ 367 google schola 4. [학술지(정기간행물)] - / 2005 / Throughput-Driven Floorplanning with Wire Pipelining 24 (5) : 663 ~ 675 google schola 5. [학술지(정기간행물)] - / 2003 / An Integrated Floorplanning with an Efficient Buffer Planning Algorithm : 136 ~ 142 google schola

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