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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第44卷 第11號
발행연도
2007.11
수록면
119 - 126 (8page)

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본 논문은 CMOS 디지털 회로에서 delay에 영향을 미치는 crosstalk을 gate의 downsizing이나 upsizing으로 발생을 회피하기 위한 효율적인 휴리스틱 알고리즘을 제시한다. 제안된 알고리즘은 게이트 사이징을 2가지 step으로 분류하며 avoidance 효과를 극대화하기 위해서 step1에서는 downsizing, step2에서는 upsizing을 순차적으로 적용하여 critical path에 인접하는 aggressor들을 차례로 회피해 나간다. 제시된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 효율성을 검증 하였으며 실험 결과는 평균적으로 8.64%의 Crosstalk Avoidance 효과를 보여줬다. 이 결과로 제시된 새로운 알고리즘의 가능성을 입증하였다.
#crosstalk #optimization #timing #analysis #estimation

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 크로스톡 (Crosstalk)
Ⅲ. 게이트 사이징을 이용한 크로스톡 회피
Ⅳ. 실험 결과
Ⅴ. 결론
참고문헌
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