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논문 기본 정보

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한국콘텐츠학회 한국콘텐츠학회논문지 한국콘텐츠학회논문지 제6권 제11호
발행연도
2006.11
수록면
258 - 265 (8page)

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DEVS 형식론은 이산사건 시스템의 구조를 계층적으로 나타낼 수 있기 때문에 복잡한 시스템을 모델링하기에 적합하며, 가독성이 좋기 때문에 유지 보수에 유리한 장점이 있다. 반면에, 계층적인 모델의 구조는 시뮬레이션 실행 시에 빈번한 메시지 전달을 야기 시켜 시뮬레이션 속도가 저하되는 단점이 있다. 본 논문에서는 계층적인 DEVS 모델들을 하나로 합성하여 빈번한 메시지 전달을 방지하고 시뮬레이션 실행 속도를 개선할 수 있는 모델 합성법을 제안한다. 제안한 방법은 시뮬레이터 실행코드를 생성하기 이전에 구성모델들 간의 메시지 전달 관계를 해석하여 실행시간에는 모델 해석과정을 생략하도록 하는 기법으로 기존의 모델 수평화 기법보다 훨씬 뛰어난 속도 향상 결과를 보인다. 제안한 방법의 효용성을 보이기 위해 실험을 통하여 시뮬레이션 속도가 18배 정도 개선될 수 있음을 보인다.
#DEVS #모델합성 #시뮬레이션 속도개선 #정형모델 #Model Composition #Simulation Speedup #Formalism

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. DEVS 형식론과 시뮬레이션
Ⅲ. DEVS 모델 합성법
Ⅳ. 모델합성 기법을 이용한 시뮬레이션 속도 개선
Ⅴ. 결론
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