130㎚ 이하의 초미세 공정을 위한 저전력 32비트×32비트 곱셈기 설계

장용주; 이성수

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자료유형: 학술저널

저자정보: 장용주 이성수

저널정보: 대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제43권 제6호

발행연도: 2006.6

수록면: 47 - 52 (6page)

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본 논문에서는 130㎚ 이하의 초미세 공정을 위한 저전력 32비트×32비트 곱셈기를 제안한다. 공정이 미세화 되어감에 따라 누설 전류에 의한 정적 전력이 급격하게 증가하여 동적 전력에 비해 무시하지 못할 수준에까지 이르게 된다. 최근 들어 동적 전력과 정적 전력을 동시에 줄일 수 있는 방법으로 MTCMOS에 기반하는 전원 차단 방법이 널리 쓰이고 있지만, 대규모 블록의 전원이 복귀될 때 심각한 전원 잡음이 발생하는 단점이 있다. 따라서 제안하는 곱셈기는 파이프라인 스테이지를 따라 순차적으로 전원을 차단하고 복귀함으로 전원 잡음을 완화시킨다. 0.35㎛ 공정에서 칩 제작 후 측정하고 130㎚ 및 90㎚ 공정에서 게이트-트랜지션 수준 모의실험을 실시한 결과 유휴 상태에서의 전력 소모는 0.35㎛, 130㎚ 및 90㎚ 공정에서 각각 66㎼, 13㎼, 6㎼이었으며 동작 시 전력 소모의 0.04~0.08%에 불과하였다. 기존의 클록 게이팅 기법은 공정이 미세화되어감에 따라 전력 감소 효율이 떨어지지만 제안하는 곱셈기에서는 이러한 문제점이 발생하지 않았다.

#low-power multiplier #leakage power suppression #MTCMOS #block-wise shutdown

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