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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2005.11
- 수록면
- 41 - 48 (8page)
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미세 선 폭을 갖는 반도체 칩에서 관찰할 수 있는 crosstalk 효과는 배선 회로 사이에 존재하는 결합 커패시턴스에 의한 현상이다. 칩 전체에 대한 타이밍 분석의 정확도는 칩을 구성하는 셀과 배선에 대한 지연시간 예측 자료의 정확도에 의해서 결정된다. 본 논문에서는 결합 커패시턴스에 의한 crosstalk 효과를 반영하여 지연시간을 정확하고 효율적으로 계산할 수 있는 CMOS 셀 구동 모델과 관련 알고리즘을 제안하고 있다. 제안한 모델과 알고리즘을 지연시간 계산 프로그램에 구현하고, 칩 레이아웃에서 추출한 벤치마크회로에 대한 지연시간 예측에 적용하였다. Victim에 영향을 주는 Aggressor를 0~10개까지 연결하여 각각의 경우에 대한 셀 및 배선의 지연시간을 HSPICE와 비교한 결과 1% 내외의 오차를 보이는 우수한 정확도를 확인하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 결합 커패시턴스를 고려하지 않은 셀 구동모델
Ⅲ. 결합 커패시턴스를 고려한 셀 구동 모델로 확장
Ⅳ. 실험결과
Ⅴ. 결론
참고문헌
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[학술지(정기간행물)] - E. Y. Chung / 1992. / Advanced Delay Analysis Method for Submicron ASIC Technology Proc. of IEEE ASIC Seminar : 471 ~ 474
[학술지(정기간행물)] - J. Qian / / Modeling the Effective Capacitance for the RC Interconnect of CMOS Gates IEEE Trans. on Computer-Aided Design 13 : 1526 ~ 1535
[학술지(정기간행물)] - J. Rubinstein / / Signal Delay in RC Tree Networks IEEE Trans. on Computer-Aided Design 2 : 202 ~ 211
[학술지(정기간행물)] - L. T. Pillage / 1990.04 / Asymptotic Waveform Evaluation for Timing Analysis 9 (4) : 352 ~ 366
[학술지(정기간행물)] - F. Dartu / May1996. / Performance Computation for Precharacterized CMOS Gates with RC Loads 15 (5) : 544 ~ 553
[학술지(정기간행물)] - J. Qian / / Modeling the Effective Capacitance for the RC Interconnect of CMOS Gates IEEE Trans. on Computer-Aided Design 13 : 1526 ~ 1535
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[학술지(정기간행물)] - L. T. Pillage / 1990.04 / Asymptotic Waveform Evaluation for Timing Analysis 9 (4) : 352 ~ 366
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