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논문 기본 정보
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- Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 1996년도 봄 학술발표논문집 제23권 제1호(A)
- 발행연도
- 1996.4
- 수록면
- 719 - 722 (4page)
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일반적으로 논리 합성 과정은 구현기술에 비종속적인 논리 최적화 단계와 구현 기술에 종속적인 기술 매핑 단계로 나누어 이루어지는 것이 보통이다. FPGA를 이용한 회로 설계시에도 동일한 단계를 거쳐 회로를 얻을 수 있으나 본 논문에서는 일반적으로 구현기술과 무관하게 이루어지는 논리 최적화 과정에서 구현 기술인 FPGA의 특성을 고려함으로써 보다 효율적인 결과를 얻을 수 있음을 보이고 있다. 논리 최적화 과정에는 회로 표현을 간소화하기 위하여 여러 기법들이 사용되는 그중 커널 추출을 통하여 공통 부 표현을 구하는 과정을 MUX 구조 FPGA의 특성을 고려하도록 수정하여 본 논문이 제안하는 기법의 유용성을 검사하고 보았다. 실험 결과 이러한 기법이 기술 매핑 단계에서의 노력을 줄일 수 있으며 보다 나은 결과를 얻을 수 있음을 확인하였다.
목차
요약
Ⅰ. 서론
Ⅱ. 기존 연구 결과의 분석
Ⅲ. FPGA로의 매핑을 고려한 커널 추출
Ⅳ. 실험 결과 및 분석
참고 문헌
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