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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제41권 제6호
발행연도
2004.6
수록면
17 - 24 (8page)

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본 논문에서는 비트라인간의 커플링 캐패시터에 의해서 발생하는 커플링 노이즈를 최소화 한 비트 라인구조를 제시하였다. DRAM의 비트 라인간에는 반드시 커플링 캐패시터가 존재한다. 서브마이크론 공정에서는 비트 라인간의 간격이 줄어듦으로써 비트 라인간의 커플링 재패시터는 증가하게 되고 이 커플링 캐패시터에 의해서 크로스 토크잡음이 급격히 증가한다. 본 논문에서는 비트라인간의 크로스 토크잡음을 줄이기 위해 인접한 비트 라인에 사용하는 금속배선의 층을 서로 다르게 함으로써 비트라인간의 캐패시터를 줄인 새로운 비트 라인구조를 제안하고 검증한다.

목차

요약

Abstract

1.서론

2.Planar DRAM 구조

3.새로운 비트 라인설계

4.결론

참고문헌

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