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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제40권 제1호
발행연도
2003.1
수록면
36 - 44 (9page)

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본 논문에서는 비터비 디코더의 디코딩과정에서 trace-forward 과정이후, trace-back 동작 없이 decision bit를 결정 가능한 구조로 설계하여 사용 메모리 크기와 동작 cycle에서 이득을 가지는 변형된 레지스터 교환(modified register exchange) 방식을 제안하였다. 제안된 구조는 시뮬레이션에 의해 trace-back이 있는 기존의 방식과 동일한 결과를 나타냄을 확인하였으며, 변형된 레지스터 교환 방식과 기존의 레지스터 교환 방식, 그리고 trace-back 방식과 비교하였다. 제안한 방식은 다른 방식들에 비해 메모리를 1/(5 x constraint length)로 줄일 수 있고, trace-back 방식에 비해 throughput을 2배 향상시켰다. 변형된 레지스터 교환 방식을 적용한 비터비 디코더의 동작을 검증하기 위해 code rate 2/3, constraint length, K가 3인 디코더를 radix-4 구조의 1 bit 디코딩 방식으로 설계하여 FPGA(field programmable gate array)를 이용하여 구현하고, 측정을 통해 오류 정정 작용을 확인하였다. 또한 블록 디코딩 방식에도 적용할 수 있음을 보였다.

목차

Ⅰ. 서론

Ⅱ. 변형된 레지스터 교환 방식

Ⅲ. 변형된 레지스터 교환 방식의 Viterbi Decoder 설계

Ⅳ. 결론

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