VHDL의 중간 언어 정의 및 Reverse Analyzer 구현 ( VHDL Intermediate Code Definition and Reverse Analyzer Implementation )

이연옥 ,  조중휘

한국통신학회 학술대회논문집

1989 .01

VHDL Analyzer의 Parser 개발 ( The Development of VHDL Analyzer )

김충석 ,  김효남 ,  원유헌

한국통신학회 학술대회논문집

1989 .01

VHDL Analyzer의 parser 개발 ( The Development of VHDL Analyzer )

김충석 ,  김효남 ,  원유헌

특정연구 결과 발표회 논문집

1989 .01

고품질 VHDL 분석기 개발

박상현

대한전자공학회 학술대회

2002 .11

VHDL 설계 환경 구축을 위한 Front-end의 설계

이영희 ,  황선영

(구)정보과학회논문지

1991 .02

VHDL 환경 설계 및 구현 ( Design and Implementation of VHDL Environment )

김충석 ,  표창우 ,  원유헌

한국통신학회논문지

1992 .11

VHDL 설계 환경 구축

이영희 ,  황선영

한국정보과학회 학술발표논문집

1990 .04

VHDL을 이용한 2D/3D 변환의 구현

송혁 ,  김영준 ,  최병호 외 1명

한국통신학회 학술대회논문집

2006 .11

행위 단계 VHDL 합성 시스템을 위한 중간 언어의 설계 ( Design of Intermediate Format for Behavioral VHDL Synthesis System )

이봉선 ,  황선영

대한전자공학회 학술대회

1991 .11

VHDL Modeling

조중휘

CAD기술특강

1991 .01

상위 레벨 합성을 위한 VHDL 중간 언어에 관한 연구 ( A Study on the VHDL Intermediate Format for High-Level Synthesis )

마동환 ,  김기현 ,  정정화

대한전자공학회 학술대회

1994 .11

상위 레벨 합성을위한 VHDL 중간언어에 관한 연구

마동환 ,  김기현 ,  정정화

대한전자공학회 학술대회

1994 .11

계층적 시뮬레이션과 합성을 위한 VHDL 중간 형태에 관한 연구 ( A Study on the Intermediate Form of VHDL for Hierarchical Simulation and Synthesis )

김헌철 ,  이영희 ,  황선영

대한전자공학회 학술대회

1992 .01

VHDL을 이용한 DES의 구현 ( The Implementation of DES Using VHDL )

박진성 ,  신영진 ,  최명렬

대한전자공학회 워크샵

1995 .01

VHDL을 구현하기 위한 중간코드 설계

김충석 ,  김현배 ,  윤유헌

한국정보과학회 학술발표논문집

1990 .04

VHDL Behavior 단계 시뮬레이터의 구현에 관한 연구 ( A Study on Implementation of VHDL Behavioral Simulator )

오대일 ,  황선영

대한전자공학회 학술대회

1990 .07

VHDL-to-C 사상을 위한 VHDL 컴파일러 전반부의 설계 ( A Design of VHDL Compiler Front-end for the VHDL-to-C Mapping )

공진흥 ,  고형일

한국통신학회논문지

1997 .12

재사용 및 내장 가능한 구성요소 기반 VHDL 분석기

박상헌 ,  손영석

대한전자공학회 학술대회

2003 .07

VHDL 합성 시스템을 위한 Modeling 에 관한 연구 ( A Study on Modeling for VHDL Synthesis System )

이연옥 ,  조중휘

대한전자공학회 학술대회

1989 .01

VHDL Modeling 기초

김상철

대한전자공학회 단기강좌

1997 .01