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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 이주흥
- 발행연도
- 2020
- 저작권
- 홍익대학교 논문은 저작권에 의해 보호받습니다.
이용수7
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CPU와 FPGA가 결합된 이기종 내장형 시스템에서는 소프트웨어와 하드웨어 설계의 장점을 결합한 HW/SW co-design platform으로 응용 어플리케이션의 성능을 향상시킬 수 있다. 영상 신호처리 응용과 같은 분야에서는 실시간으로 입력되는 영상의 데이터 특성에 따라 처리해야 하는 연산량이 변화할 수 있다. 이에 따라 고정된 하드웨어 가속기를 사용하는 경우에는 하드웨어 자원이 낭비되는 결과를 가져올 수 있다. 본 논문에서는 FPGA와 마이크로프로세서가 결합한 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서는 최대 4개의 재구성 가능한 하드웨어 가속기가 소프트웨어 쓰레드와 동기화되어 연산을 수행할 수 있으며 하드웨어 가속기는 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다. 압축률이 낮은 경우 46.50배, 높은 경우 173.76배로 압축률이 높을수록 많은 성능 향상이 이루어진다.
목차
1. 서 론 12. Zynq SoC 33. Partial Reconfiguration 54. Hardware Multi-threaded System 75. Case study : JPEG decoder 105.1 JPEG 105.2 Reconfigurable Hardware Accelerator (2D-IDCT) 115.3 Interface Module 205.4 IDCT Architecture 236. Experimental Results 287. Conclusion 35참고문헌 37영문요약(Abstract) 39
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