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논문 기본 정보

자료유형
학위논문
저자정보

박한솔 (서울대학교, 서울대학교 대학원)

발행연도
2019
저작권
서울대학교 논문은 저작권에 의해 보호받습니다.

이용수1

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이 논문의 연구 히스토리 (2)

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본 논문에서는 캐패시터 미스매치가 successive approximation register (SAR) analog-to-digital converter (ADC)에 미치는 영향을 분석하고 이를 기반으로 설계한 캐패시터 digital-to-analog converter (DAC)으로 구현된 SAR ADC를 제안한다.
캐패시터 미스매치는 캐패시터 면적의 제곱근에 반비례한다. 따라서 캐패시터 미스매치를 줄이기 위해서는 캐패시터 면적을 늘려야하고 이는 전력 소모를 증가시킨다. 이 때문에 캐패시터 DAC의 크기를 결정하는 것은 SAR ADC의 설계에 있어 매우 중요하며 분석을 통해 최적화된 값을 찾는 것이 중요하다.
본 논문에서는 캐패시터 DAC의 각 캐패시터들의 미스매치로 인한 differential non-linearity (DNL)이 보다 작아지는 최소 캐패시터의 크기를 계산하였으며 이를 기반으로 스플릿 캐패시터 DAC과 더블 스플릿 캐패시터 DAC의 미스매치를 분석하였다. 본 논문은 미스매치 분석을 기반으로 미스매치 성능이 좋지 않은 캐패시터들의 크기를 키워 최적화한 캐패시터 DAC을 제안한다. 브릿지 캐패시터로 인한 선형성 저하를 막기 위해 브릿지 캐패시터 calibration 회로를 추가하였으며, 제안된 캐패시터 DAC의 성능이 기존의 스플릿 캐패시터 DAC의 성능과 비교하였을 때, 향상되었음을 monte carlo 모의실험 결과를 통해 증명하였다. 제안된 1MHz 12-bit SAR ADC 회로는 0.18 μm CMOS 공정에서 구현되었으며, 기준 전압을 내부에서 직접 생성하였다. Nyquist 입력을 주입하였을 때, 11.31 effective number of bits (ENOB)의 결과를 모의실험을 통해 얻었으며 4.6 V의 아날로그 공급 전압과 1.8 V의 디지털 공급전압에서 1.14 mW의 전력을 소모한다.

목차

제 1 장 서 론 1
제 1 절 연구의 배경 1
제 2 절 기본적인 SAR ADC의 동작 원리 4
제 2 장 캐패시터 DAC 8
제 1 절 캐패시터 DAC의 design issues 8
1. kT/C 잡음 8
2. 안정화 시간 10
3. 캐패시터 미스매치 11
제 2 절 스플릿 캐패시터 DAC 13
제 3 절 브릿지 캐패시터 미스매치 calibration 기법 16
1. 브릿지 캐패시터 미스매치 calibration 기법의 원리
16
2. 브릿지 캐패시터 미스매치 calibration 기법의 동작 설명 21
제 3 장 제안하는 캐패시터 DAC을 이용한 SAR ADC의 설계 24
제 1 절 캐패시터 DAC 미스매치 분석 24
1. 캐패시터 미스매치 계산 24
2. 스플릿 캐패시터 DAC의 미스매치 분석 26
3. 더블 스플릿 캐패시터 DAC의 미스매치 분석 27
제 2 절 제안하는 캐패시터 DAC 29
제 3 절 SAR ADC의 구현 31
제 4 장 Layout 및 모의실험 결과 36
제 1 절 Layout 36
제 2 절 모의실험 결과 37
제 5 장 결 론 43
참고문헌 44
Abstract 45

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