지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 발행연도
- 2019
- 저작권
- 서울대학교 논문은 저작권에 의해 보호받습니다.
이용수1
이 논문의 연구 히스토리 (2)
- 이 논문의 후속연구가 궁금하신가요?
- 연관 학술논문 또는 학술발표를 통해 보다 발전된 연구결과를 확인하실 수 있습니다.
- 이 논문의 연구 히스토리 확인하기
초록· 키워드
오류제보하기
본 논문에서는 캐패시터 미스매치가 successive approximation register (SAR) analog-to-digital converter (ADC)에 미치는 영향을 분석하고 이를 기반으로 설계한 캐패시터 digital-to-analog converter (DAC)으로 구현된 SAR ADC를 제안한다.
캐패시터 미스매치는 캐패시터 면적의 제곱근에 반비례한다. 따라서 캐패시터 미스매치를 줄이기 위해서는 캐패시터 면적을 늘려야하고 이는 전력 소모를 증가시킨다. 이 때문에 캐패시터 DAC의 크기를 결정하는 것은 SAR ADC의 설계에 있어 매우 중요하며 분석을 통해 최적화된 값을 찾는 것이 중요하다.
본 논문에서는 캐패시터 DAC의 각 캐패시터들의 미스매치로 인한 differential non-linearity (DNL)이 보다 작아지는 최소 캐패시터의 크기를 계산하였으며 이를 기반으로 스플릿 캐패시터 DAC과 더블 스플릿 캐패시터 DAC의 미스매치를 분석하였다. 본 논문은 미스매치 분석을 기반으로 미스매치 성능이 좋지 않은 캐패시터들의 크기를 키워 최적화한 캐패시터 DAC을 제안한다. 브릿지 캐패시터로 인한 선형성 저하를 막기 위해 브릿지 캐패시터 calibration 회로를 추가하였으며, 제안된 캐패시터 DAC의 성능이 기존의 스플릿 캐패시터 DAC의 성능과 비교하였을 때, 향상되었음을 monte carlo 모의실험 결과를 통해 증명하였다. 제안된 1MHz 12-bit SAR ADC 회로는 0.18 μm CMOS 공정에서 구현되었으며, 기준 전압을 내부에서 직접 생성하였다. Nyquist 입력을 주입하였을 때, 11.31 effective number of bits (ENOB)의 결과를 모의실험을 통해 얻었으며 4.6 V의 아날로그 공급 전압과 1.8 V의 디지털 공급전압에서 1.14 mW의 전력을 소모한다.
캐패시터 미스매치는 캐패시터 면적의 제곱근에 반비례한다. 따라서 캐패시터 미스매치를 줄이기 위해서는 캐패시터 면적을 늘려야하고 이는 전력 소모를 증가시킨다. 이 때문에 캐패시터 DAC의 크기를 결정하는 것은 SAR ADC의 설계에 있어 매우 중요하며 분석을 통해 최적화된 값을 찾는 것이 중요하다.
본 논문에서는 캐패시터 DAC의 각 캐패시터들의 미스매치로 인한 differential non-linearity (DNL)이 보다 작아지는 최소 캐패시터의 크기를 계산하였으며 이를 기반으로 스플릿 캐패시터 DAC과 더블 스플릿 캐패시터 DAC의 미스매치를 분석하였다. 본 논문은 미스매치 분석을 기반으로 미스매치 성능이 좋지 않은 캐패시터들의 크기를 키워 최적화한 캐패시터 DAC을 제안한다. 브릿지 캐패시터로 인한 선형성 저하를 막기 위해 브릿지 캐패시터 calibration 회로를 추가하였으며, 제안된 캐패시터 DAC의 성능이 기존의 스플릿 캐패시터 DAC의 성능과 비교하였을 때, 향상되었음을 monte carlo 모의실험 결과를 통해 증명하였다. 제안된 1MHz 12-bit SAR ADC 회로는 0.18 μm CMOS 공정에서 구현되었으며, 기준 전압을 내부에서 직접 생성하였다. Nyquist 입력을 주입하였을 때, 11.31 effective number of bits (ENOB)의 결과를 모의실험을 통해 얻었으며 4.6 V의 아날로그 공급 전압과 1.8 V의 디지털 공급전압에서 1.14 mW의 전력을 소모한다.
목차
제 1 장 서 론 1제 1 절 연구의 배경 1제 2 절 기본적인 SAR ADC의 동작 원리 4제 2 장 캐패시터 DAC 8제 1 절 캐패시터 DAC의 design issues 81. kT/C 잡음 82. 안정화 시간 103. 캐패시터 미스매치 11제 2 절 스플릿 캐패시터 DAC 13제 3 절 브릿지 캐패시터 미스매치 calibration 기법 161. 브릿지 캐패시터 미스매치 calibration 기법의 원리162. 브릿지 캐패시터 미스매치 calibration 기법의 동작 설명 21제 3 장 제안하는 캐패시터 DAC을 이용한 SAR ADC의 설계 24제 1 절 캐패시터 DAC 미스매치 분석 241. 캐패시터 미스매치 계산 242. 스플릿 캐패시터 DAC의 미스매치 분석 263. 더블 스플릿 캐패시터 DAC의 미스매치 분석 27제 2 절 제안하는 캐패시터 DAC 29제 3 절 SAR ADC의 구현 31제 4 장 Layout 및 모의실험 결과 36제 1 절 Layout 36제 2 절 모의실험 결과 37제 5 장 결 론 43참고문헌 44Abstract 45
최근 본 자료
댓글(0)
0