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논문 기본 정보

자료유형
학위논문
저자정보

정홍균 (한밭대학교, 한밭大學敎)

지도교수
류광기
발행연도
2019
저작권
한밭대학교 논문은 저작권에 의해 보호받습니다.

이용수2

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이 논문의 연구 히스토리 (2)

2019

고성능 동영상 복호기를 위한 역변환, 역양자화 및 화면 내 예측 하드웨어 설계에 관한 연구
정홍균 情報通信工學科 2019.01 학위논문

2012

고성능 잔여 데이터 복호기를 위한 최적화된 하드웨어 설계
정홍균 ,  류광기 한국산학기술학회 논문지 2012.11 학술저널

초록· 키워드

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본 논문에서는 고성능 H.264/AVC 복호기를 위해 높은 처리량을 갖는 역변환, 역양자화 통합 구조를 제안하고, HEVC 복호기의 연산 복잡도를 감소시키는 화면 내 예측 하드웨어 구조를 제안한다. 제안하는 역변환, 역양자화 통합 구조는 새로운 역영자화 수식들을 적용한 공통 연산기를 갖는 병렬 역양자화기와 병렬 역변환기를 통합한 하드웨어 구조이다. 새로운 역양자화 수식들은 기존 수식에서 나눗셈 연산을 제거하여 연산량 및 처리시간을 감소시키고 새로운 수식들을 처리하기 위해 곱셈기와 왼쪽 쉬프터로 구성된 하나의 공통 연산기를 사용한다. 역양자화기는 4개의 공통 연산기를 병렬처리하기 때문에 4x4 블록의 역양자화 수행 사이클 수를 1 사이클로 감소시키고, 제안하는 역변환기는 8개의 역변환 연산기를 사용하여 4x4 블록의 역변환 수행 사이클 수를 1 사이클로 감소시킨다. 또한 제안하는 구조는 역양자화 연산과 역변환 연산을 동시에 수행하기 때문에 하나의 4x4 블록을 처리하는 데 1 사이클이 소요되어 수행 사이클 수가 감소한다. 제안하는 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 합성한 결과 게이트 수는 21.9k, critical path delay는 5.5ns이고, 최대 동작 주파수는 181MHz이다. 최대 동작 주파수에서 제안하는 구조의 throughput은 2.89Gpixels/sec이다. 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조들 대비 88.5% 이상 향상되었다.
제안하는 화면 내 예측 하드웨어 구조는 HEVC 복호기내 화면 내 예측의 연산 복잡도를 감소시키기 위해 공유 연산기, 공통 연산기, 고속 필터링 결정 알고리즘, 고속 필터계수 생성 알고리즘을 적용한 하드웨어 구조를 사용한다. 공유 연산기는 공통 수식을 공유하여 필터링 과정의 연산 중복성을 제거하고, DC모드의 평균값을 미리 계산하여 수행 사이클 수를 감소시킨다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 고속 필터링 결정 알고리즘은 비트 비교기만을 사용하고, 고속 필터계수 생성 알고리즘은 곱셈연산 대신 LUT를 사용하여 연산 개수, 하드웨어 면적과 처리 시간을 감소시킨다. 또한 제안하는 구조는 2개의 공유 연산기와 8개의 공통 연산기를 사용하여 병렬처리함으로써 화면 내 예측의 수행 사이클 수를 감소시킨다. 제안하는 구조를 TSMC 0.13um CMOS 공정 라이브러리를 이용하여 합성한 결과 게이트 수는 50.7k, 최대 동작 주파수는 164MHz이다. HEVC 참조 소프트웨어 HM 10.0에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 88.8% 감소하였다.

목차

I. 서 론 1
II. 동영상 압축 기술 4
2.1. H.264/AVC 압축 기술 4
2.1.1. H.264/AVC 프로파일 4
2.1.1.1. Baseline 프로파일 4
2.1.1.2. Main 프로파일 5
2.1.1.3. Extended 프로파일 6
2.1.2. 기술 개요 6
2.1.3. 화면 내 예측 부호화 7
2.1.4. 화면간 예측 10
2.1.5. 디블록킹 필터 11
2.1.6. 엔트로피부호화 14
2.2. HEVC 압축기술 16
2.2.1. 기술 개요 16
2.2.2. HEVC 블록 구조 20
2.2.3. 부호화 단위(Coding Unit, CU) 22
2.2.4. 변환 단위(Transform Unit, TU) 23
2.2.5. 예측 단위(Prediction Unit, PU) 23
2.2.6. 화면 간 예측 24
2.2.7. 변환 및 양자화 28
2.2.8. 루프 필터 29
2.2.9. 엔트로피 부호화 30
III. 높은 처리량을 갖는 역변환 및 역양자화 통합 하드웨어 구조 32
3.1. 역변환 및 역양자화 알고리즘 32
3.1.1 역변환 알고리즘 33
3.1.2. 역양자화 알고리즘 34
3.2. 기존 역변환 및 역양자화 구조 35
3.3 제안하는 통합 구조 39
3.3.1 제안하는 수식 41
3.3.2 제안하는 역양자화 구조 42
3.3.3 역변환기와 라운딩 구조 45
3.3.4 예측 모드에 따른 처리 사이클 47
3.4 실험 및 성능 비교 48
3.4.1 검증 환경 48
3.4.2 시뮬레이션 및 검증 50
3.4.3 성능 비교 56
IV. 낮은 계산복잡도를 갖는 화면 내 예측 하드웨어 구조 59
4.1 화면 내 예측 알고리즘 59
4.1.1. 예측모드 복호과정 61
4.4.2. 참조 샘플 준비 과정 64
4.1.3. 예측 샘플 생성 및 필터링 과정 68
4.2. 기존 화면 내 예측 구조 74
4.3. 제안하는 화면 내 예측 하드웨어 구조 76
4.3.1. 고속 참조 샘플 필터링 결정 알고리즘 77
4.3.2. 공유 연산기를 갖는 참조 샘플 필터 구조(SSDAOU) 79
4.3.3. 고속 필터계수 생성 알고리즘 83
4.3.4. 공통연산기를 갖는 예측 샘플 생성기 구조(PGCOU) 86
4.3.5 예측모드와 PU크기에 따른 처리 사이클 90
4.4. 실험 및 성능 비교 92
4.4.1 검증 환경 92
4.4.2 Simulation 및 검증 94
4.4.3 성능 비교 108
V. 결론 110
참 고 문 헌 112
ABSTRACT 118

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