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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.11
- 수록면
- 5,389 - 5,396 (8page)
이용수
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본 논문에서는 H.264/AVC의 고성능 잔여 데이터 복호기를 위해 최적화된 하드웨어 구조를 제안한다. 제안 하는 하드웨어 구조는 새로운 역영자화 수식들을 적용한 공통 연산기를 갖는 병렬 역양자화기와 병렬 역변환기를 통 합한 하드웨어 구조이다. 새로운 역양자화 수식들은 기존 수식에서 나눗셈 연산을 제거하여 연산량 및 처리시간을 감 소시키고 새로운 수식들을 처리하기 위해 곱셈기와 왼쪽 쉬프터로 구성된 하나의 공통 연산기를 사용한다. 역양자화 기는 4개의 공통 연산기를 병렬처리하기 때문에 4x4 블록의 역양자화 수행 사이클 수를 1 사이클로 감소시키고, 제 안하는 역변환기는 8개의 역변환 연산기를 사용하여 4x4 블록의 역변환 수행 사이클 수를 1 사이클로 감소시킨다. 또한 제안하는 구조는 역양자화 연산과 역변환 연산을 동시에 수행하기 때문에 하나의 4x4 블록을 처리하는 데 1 사 이클이 소요되어 수행 사이클 수가 감소한다. 제안하는 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하 여 합성한 결과 게이트 수는 21.9k, critical path delay는 5.5ns이고, 최대 동작 주파수는 181MHz이다. 최대 동작 주파 수에서 제안하는 구조의 throughput은 2.89Gpixels/sec이다. 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하 여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조들 대비 88.5% 이상 향상되었다.
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1. [단행본] - I. E. Richardson / 2010 / The H.264 Advanced Video Compression Standard : Second Edition / Wiley : 81 ~ 98
2. [단행본] - Y. L. Lin / 2011 / VLSI Design for Video Coding / Springer : 1 ~ 9
3. [학술지(정기간행물)] - T. Wiegand / 2003 / Overview of the H.264/AVC Video Coding Standard / IEEE Transactions on Circuits and Systems for Video Technology 13 : 560 ~ 576
4. [학술대회논문] - 경종민 / 2007 / A high-performance 2-D inverse transform architecture for the H.264/AVC decoder / 2007 IEEE International Symposium on Circuits and Systems, ISCAS 2007 : 1613 ~ 1616
5. [학술대회논문] - R. Husemann / 2010 / New Integrated Architecture for H.264 Transform and Quantization Hardware Implementation / Proc. of 53rd IEEE International Midwest Symposium on Circuits and Systems : 379 ~ 382
2. [단행본] - Y. L. Lin / 2011 / VLSI Design for Video Coding / Springer : 1 ~ 9
3. [학술지(정기간행물)] - T. Wiegand / 2003 / Overview of the H.264/AVC Video Coding Standard / IEEE Transactions on Circuits and Systems for Video Technology 13 : 560 ~ 576
4. [학술대회논문] - 경종민 / 2007 / A high-performance 2-D inverse transform architecture for the H.264/AVC decoder / 2007 IEEE International Symposium on Circuits and Systems, ISCAS 2007 : 1613 ~ 1616
5. [학술대회논문] - R. Husemann / 2010 / New Integrated Architecture for H.264 Transform and Quantization Hardware Implementation / Proc. of 53rd IEEE International Midwest Symposium on Circuits and Systems : 379 ~ 382
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