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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 한태희
- 발행연도
- 2017
- 저작권
- 성균관대학교 논문은 저작권에 의해 보호받습니다.
이용수3
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파워 게이팅은 반도체 칩의 누설전류(leakage current)를 감소시키는 데 효과적인 기술로 알려져 있으며, 전원 차단용 파워 게이팅 셀 (power-gating cell, PGC)에서의 IR drop 증가로 인한 성능 및 신뢰성 저하에 대해 많은 연구가 이루어져왔다. 그러나 최신 공정에서는 트랜지스터 사이즈 감소 추세에도 불구하고 금속 배선의 스케일링이 제한됨에 따라, IR drop에 견고한 파워 게이팅 설계 시 셀 배치와 금속 배선 면적을 고려한 새로운 접근 방식이 필요하다. 본 논문에서는 셀 점유율(cell utilization)과 소모 전류에 근거한 로직 셀 배치 기법을 통해 PGC 면적 및 IR drop을 개선한 파워 게이팅 설계 방법을 제안한다. 28nm 공정으로 제조된 스마트폰용 어플리케이션 프로세서(Application processor, AP) 내 고속 디지털 코어에 적용한 결과 기존 PGC 배치 기법 대비 PGC 면적은 12.59∼16.16%, 최대 IR drop은 8.49% 감소함을 확인하였다.
목차
1. 서론 42. 관련 연구 6A. 파워 게이팅에 관한 연구 6B. IR Drop 8C. PGC를 포함한 물리적 설계 방법 11D. 파워 분배망 모델링 143. 제안하는 방법 16A. 파워 게이팅 셀 면적 및 배치 결정 방법 16B. 로직 셀 배치 방법 214. 실험 26A. 실험 설계 26B. 결과 및 분석 285. 결론 356. 참고문헌 377. 요약 42
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